JP2000306833A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000306833A JP2000306833A JP11116625A JP11662599A JP2000306833A JP 2000306833 A JP2000306833 A JP 2000306833A JP 11116625 A JP11116625 A JP 11116625A JP 11662599 A JP11662599 A JP 11662599A JP 2000306833 A JP2000306833 A JP 2000306833A
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- oxide film
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 エピタキシャル成長により埋込層を形成した
際、パターンシフトが発生しても、後のフォトリソグラ
フィーにおいて埋込パターンに目合わせ可能とする半導
体装置の製造方法を得る。 【解決手段】 第１導電型のシリコン基板１への第２導
電型の不純物の局所拡散やイオン注入によりパターン層
を形成したパターン面上へ、選択エピタキシャル成長層
を堆積させ、酸化膜パターン２の埋込層を形成する半導
体装置の製造方法において、前記シリコン基板１のパタ
ーン６面上のアライメントパターン上に、選択的に酸化
膜１１を残して、酸化膜１１の無い部分へのみ選択にエ
ピタキシャル成長層４を堆積し、前記酸化膜１１を除去
した時に得られるアライメントマーク１２を使用して、
後工程のフォトリソグラフィー時に、下の層のパターン
６と位置を一致させることを特徴とする半導体装置の製
造方法とする。
際、パターンシフトが発生しても、後のフォトリソグラ
フィーにおいて埋込パターンに目合わせ可能とする半導
体装置の製造方法を得る。 【解決手段】 第１導電型のシリコン基板１への第２導
電型の不純物の局所拡散やイオン注入によりパターン層
を形成したパターン面上へ、選択エピタキシャル成長層
を堆積させ、酸化膜パターン２の埋込層を形成する半導
体装置の製造方法において、前記シリコン基板１のパタ
ーン６面上のアライメントパターン上に、選択的に酸化
膜１１を残して、酸化膜１１の無い部分へのみ選択にエ
ピタキシャル成長層４を堆積し、前記酸化膜１１を除去
した時に得られるアライメントマーク１２を使用して、
後工程のフォトリソグラフィー時に、下の層のパターン
６と位置を一致させることを特徴とする半導体装置の製
造方法とする。
Description
【０００１】
【発明の属する技術分野】本発明は、エピタキシャル成
長によって拡散層の埋込み工程を行う半導体装置の製造
方法に関するものである。
長によって拡散層の埋込み工程を行う半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】エピタキシャル成長による、理想的な半
導体拡散層の埋込構造形成プロセスに関する半導体装置
の製造方法の説明図を図４に示す。
導体拡散層の埋込構造形成プロセスに関する半導体装置
の製造方法の説明図を図４に示す。
【０００３】まず、図４（ａ）に示すように、シリコン
基板１ａを準備する。次に、図４（ｂ）に示すように、
シリコン基板１ａを酸化し、フォトリソグラフィーによ
り埋込拡散用の酸化膜パターン２ａを形成し、拡散窓３
ａをあける。次に、図４（ｃ）に示すように、酸化膜パ
ターン２ａをマスクとして、シリコン基板１ａに拡散層
５ａを形成し、全面酸化膜を除去する。全面酸化膜除去
後には、拡散層５ａに沿ったパターン６ａが形成され
る。なお、拡散層５ａに段差が付いているのは、５ａの
表面部分に酸化膜が形成され、これが除去されるためで
ある。なお、拡散層５ａの導電型は、基板１ａ導電型と
は逆の導電型とする。次に、図４（ｄ）に示すように、
シリコン基板１ａの表面及び拡散層５ａ上にエピタキシ
ャル成長層４ａを堆積し、拡散層５ａをエピタキシャル
成長層４ａにより埋め込まれた状態とする。
基板１ａを準備する。次に、図４（ｂ）に示すように、
シリコン基板１ａを酸化し、フォトリソグラフィーによ
り埋込拡散用の酸化膜パターン２ａを形成し、拡散窓３
ａをあける。次に、図４（ｃ）に示すように、酸化膜パ
ターン２ａをマスクとして、シリコン基板１ａに拡散層
５ａを形成し、全面酸化膜を除去する。全面酸化膜除去
後には、拡散層５ａに沿ったパターン６ａが形成され
る。なお、拡散層５ａに段差が付いているのは、５ａの
表面部分に酸化膜が形成され、これが除去されるためで
ある。なお、拡散層５ａの導電型は、基板１ａ導電型と
は逆の導電型とする。次に、図４（ｄ）に示すように、
シリコン基板１ａの表面及び拡散層５ａ上にエピタキシ
ャル成長層４ａを堆積し、拡散層５ａをエピタキシャル
成長層４ａにより埋め込まれた状態とする。
【０００４】この時、エピタキシャル成長層４ａの表面
には、拡散層５ａ上に形成されたパターン６ａが、その
ままエピタキシャル成長層４ａの表面にパターン７が形
成される。即ち、埋込層５ａのパターン直上に、成長軌
跡線８で示すように、エピタキシャル成長層４が成長し
ていく。
には、拡散層５ａ上に形成されたパターン６ａが、その
ままエピタキシャル成長層４ａの表面にパターン７が形
成される。即ち、埋込層５ａのパターン直上に、成長軌
跡線８で示すように、エピタキシャル成長層４が成長し
ていく。
【０００５】通常、後の工程であるフォトリソグラフィ
ーにおいて、このエピタキシャル成長層４ａ上のパター
ン７に合わせて、次のパターンを形成すれば、下の層に
あるパターン６ａに丁度合わせたパターン形成が可能と
なる。
ーにおいて、このエピタキシャル成長層４ａ上のパター
ン７に合わせて、次のパターンを形成すれば、下の層に
あるパターン６ａに丁度合わせたパターン形成が可能と
なる。
【０００６】次に、従来の半導体拡散層の埋込構造形成
プロセスに関する半導体装置の製造方法の例を図３に示
す。
プロセスに関する半導体装置の製造方法の例を図３に示
す。
【０００７】まず、図３（ａ）に示すように、シリコン
基板１ｂを準備する。次に、図３（ｂ）に示すように、
シリコン基板１ｂを酸化し、フォトリソグラフィーによ
り埋込拡散用の酸化膜パターン２ｂを行い、拡散窓３ｂ
をあける。次に、図３（ｃ）に示すように、酸化膜パタ
ーン２ｂをマスクとして、シリコン基板１ｂに拡散層５
ｂを形成し、全面酸化膜を除去する。全面酸化膜除去後
には、拡散層５ｂが形成され、熱酸化による酸化膜形成
状態の違いにより拡散層５ｂに沿ったパターン６ｂが形
成される。次に、図３（ｄ）に示すように、シリコン基
板１ｂの表面及び拡散層５ｂ上にエピタキシャル成長層
４ｂを形成し、拡散層５ｂをエピタキシャル成長層４ｂ
により埋め込まれた状態とする。
基板１ｂを準備する。次に、図３（ｂ）に示すように、
シリコン基板１ｂを酸化し、フォトリソグラフィーによ
り埋込拡散用の酸化膜パターン２ｂを行い、拡散窓３ｂ
をあける。次に、図３（ｃ）に示すように、酸化膜パタ
ーン２ｂをマスクとして、シリコン基板１ｂに拡散層５
ｂを形成し、全面酸化膜を除去する。全面酸化膜除去後
には、拡散層５ｂが形成され、熱酸化による酸化膜形成
状態の違いにより拡散層５ｂに沿ったパターン６ｂが形
成される。次に、図３（ｄ）に示すように、シリコン基
板１ｂの表面及び拡散層５ｂ上にエピタキシャル成長層
４ｂを形成し、拡散層５ｂをエピタキシャル成長層４ｂ
により埋め込まれた状態とする。
【０００８】従来例では、エピタキシャル成長層４ｂ
は、軌跡線１０で示すように、横方向にパターンずれを
起こしながら成長していく。
は、軌跡線１０で示すように、横方向にパターンずれを
起こしながら成長していく。
【０００９】
【発明が解決しようとする課題】このように、実際のエ
ピタキシャル成長では、パターンずれが発生し、エピタ
キシャル成長後の表面パターンの形状が、下地基板のパ
ターンと位置あるいは形状が異なることが生ずる。
ピタキシャル成長では、パターンずれが発生し、エピタ
キシャル成長後の表面パターンの形状が、下地基板のパ
ターンと位置あるいは形状が異なることが生ずる。
【００１０】このようなエピタキシャル成長中の膜成長
方向のシフトや歪みは、基板表面の原子的ステップとそ
こからのステップ成長に関連するものであり、面方位に
より成長が速かったり、遅かったりする異方性があるた
め発生するものである。
方向のシフトや歪みは、基板表面の原子的ステップとそ
こからのステップ成長に関連するものであり、面方位に
より成長が速かったり、遅かったりする異方性があるた
め発生するものである。
【００１１】図３の例の場合では、図３（ｄ）に示すご
とく、エピタキシャル成長面のパターン８は、パターン
６ｂに対してパターンずれを起こしてしまう。図３
（ｅ）に、パターンずれ１３を図示する。従って、後の
工程でのフォトリソグラフィーの際に、エピタキシャル
成長面上のパターン８を使って、フォトリソグラフィー
を行おうとすると、パターン６ｂに対し、位置合わせが
できないという問題が生ずる。
とく、エピタキシャル成長面のパターン８は、パターン
６ｂに対してパターンずれを起こしてしまう。図３
（ｅ）に、パターンずれ１３を図示する。従って、後の
工程でのフォトリソグラフィーの際に、エピタキシャル
成長面上のパターン８を使って、フォトリソグラフィー
を行おうとすると、パターン６ｂに対し、位置合わせが
できないという問題が生ずる。
【００１２】従って、本発明は、基板に選択的に熱拡散
やイオン注入により拡散を施し、前記基板上にエピタキ
シャル成長を形成した際に、パターンシフトが発生して
も、後のフォトリソグラフィーにおいて下の層のパター
ンに目合わせ可能な半導体装置の製造方法を提供するこ
とを目的とする。
やイオン注入により拡散を施し、前記基板上にエピタキ
シャル成長を形成した際に、パターンシフトが発生して
も、後のフォトリソグラフィーにおいて下の層のパター
ンに目合わせ可能な半導体装置の製造方法を提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】本発明は、デバイスプロ
セスにおける、第１導電型のシリコン基板への第２の導
電型の局所領域への拡散やイオン注入によりパターン形
成された面へエピタキシャル成長層を堆積させ、前記パ
ターンを埋込パターンとする際に、前記基板のパターン
面のアライメントパターン部上に選択的に酸化膜を残し
て、酸化膜の無い部分へのみ選択的にエピタキシャル成
長層を堆積し、前記酸化膜を除去した時に得られる、エ
ピタキシャル成長層が堆積されていない第１導電型の表
面に形成されたアライメントパターンを使用して、後の
フォトリソグラフィー時にパターン形成層上に堆積され
たエピタキシャル成長層上に、埋込パターン層にパター
ンを合わせるようにしたことを特徴とした埋込構造エピ
タキシャル成長及びフォトリソグラフィの合わせ方法を
提供するものである。
セスにおける、第１導電型のシリコン基板への第２の導
電型の局所領域への拡散やイオン注入によりパターン形
成された面へエピタキシャル成長層を堆積させ、前記パ
ターンを埋込パターンとする際に、前記基板のパターン
面のアライメントパターン部上に選択的に酸化膜を残し
て、酸化膜の無い部分へのみ選択的にエピタキシャル成
長層を堆積し、前記酸化膜を除去した時に得られる、エ
ピタキシャル成長層が堆積されていない第１導電型の表
面に形成されたアライメントパターンを使用して、後の
フォトリソグラフィー時にパターン形成層上に堆積され
たエピタキシャル成長層上に、埋込パターン層にパター
ンを合わせるようにしたことを特徴とした埋込構造エピ
タキシャル成長及びフォトリソグラフィの合わせ方法を
提供するものである。
【００１４】即ち、本発明は、第１導電型のシリコン基
板への第２の導電型の局所領域への拡散やイオン注入に
よりパターンを形成した面上へ、選択エピタキシャル成
長層を堆積させ半導体装置の製造方法において、前記シ
リコン基板のパターン面上のアライメントパターン部上
に、選択的に酸化膜を残して、酸化膜の無い部分へのみ
選択にエピタキシャル成長層を堆積し、前記酸化膜を除
去した時に得られる、選択エピタキシャル成長層が堆積
されていない第１導電型の表面に形成されたアライメン
トパターンを使用して、後工程のフォトリソグラフィー
時に、前記アライメントパターンを基準とする半導体装
置の製造方法である。
板への第２の導電型の局所領域への拡散やイオン注入に
よりパターンを形成した面上へ、選択エピタキシャル成
長層を堆積させ半導体装置の製造方法において、前記シ
リコン基板のパターン面上のアライメントパターン部上
に、選択的に酸化膜を残して、酸化膜の無い部分へのみ
選択にエピタキシャル成長層を堆積し、前記酸化膜を除
去した時に得られる、選択エピタキシャル成長層が堆積
されていない第１導電型の表面に形成されたアライメン
トパターンを使用して、後工程のフォトリソグラフィー
時に、前記アライメントパターンを基準とする半導体装
置の製造方法である。
【００１５】また、本発明は、第１導電型のシリコン基
板への第２の導電型の局所領域への拡散やイオン注入に
よりパターンを形成した面上へ、選択エピタキシャル成
長層を堆積させる半導体装置の製造方法において、前記
基板のパターン面のアライメントパターン部上に選択的
にポリシリコン層を形成して、前記ポリシリコン層の無
い部分へのみ選択エピタキシャル成長層を堆積し、前記
ポリシリコンを除去した時に得られる、エピタキシャル
成長層が堆積されていない第１導電型の表面に形成され
たアライメントパターンを使用して、後のフォトリソグ
ラフィー時に前記アライメントパターンを基準とする半
導体装置の製造方法である。
板への第２の導電型の局所領域への拡散やイオン注入に
よりパターンを形成した面上へ、選択エピタキシャル成
長層を堆積させる半導体装置の製造方法において、前記
基板のパターン面のアライメントパターン部上に選択的
にポリシリコン層を形成して、前記ポリシリコン層の無
い部分へのみ選択エピタキシャル成長層を堆積し、前記
ポリシリコンを除去した時に得られる、エピタキシャル
成長層が堆積されていない第１導電型の表面に形成され
たアライメントパターンを使用して、後のフォトリソグ
ラフィー時に前記アライメントパターンを基準とする半
導体装置の製造方法である。
【００１６】また、本発明は、第１導電型のシリコン基
板への第２の導電型の局所領域への拡散やイオン注入に
よりパターンを形成した面上へ選択エピタキシャル成長
層を堆積させる半導体装置の製造方法において、前記基
板のパターン面のアライメントパターン部上にシリコン
個片を積み上げ、シリコン個片の無い部分へのみ選択的
にエピタキシャル成長層を堆積し、前記シリコン個片を
除去した時に得られる、エピタキシャル成長層が堆積さ
れていない第１導電型の表面に形成されたアライメント
パターンを使用して、後のフォトリソグラフィー時に、
前記アライメントパターンを基準とする半導体装置の製
造方法である。
板への第２の導電型の局所領域への拡散やイオン注入に
よりパターンを形成した面上へ選択エピタキシャル成長
層を堆積させる半導体装置の製造方法において、前記基
板のパターン面のアライメントパターン部上にシリコン
個片を積み上げ、シリコン個片の無い部分へのみ選択的
にエピタキシャル成長層を堆積し、前記シリコン個片を
除去した時に得られる、エピタキシャル成長層が堆積さ
れていない第１導電型の表面に形成されたアライメント
パターンを使用して、後のフォトリソグラフィー時に、
前記アライメントパターンを基準とする半導体装置の製
造方法である。
【００１７】
【発明の実施の形態】本発明の実施の形態による半導体
装置の製造方法について、以下に実施例により説明す
る。
装置の製造方法について、以下に実施例により説明す
る。
【００１８】
【実施例】本発明による半導体装置の製造方法の例を、
図１および図２に示す。
図１および図２に示す。
【００１９】まず、図１について説明する。図１（ａ）
に示すように、シリコン基板１を準備する。
に示すように、シリコン基板１を準備する。
【００２０】次に、図１（ｂ）に示すように、シリコン
基板１を酸化し、フォトリソグラフィーにより埋込拡散
用の酸化膜パターン２を形成し、拡散窓３をあける。
基板１を酸化し、フォトリソグラフィーにより埋込拡散
用の酸化膜パターン２を形成し、拡散窓３をあける。
【００２１】次に、図１（ｃ）に示すように、酸化膜パ
ターン２ａをマスクとして、シリコン基板１に拡散層５
を形成する。この時、拡散層５のごく表面に酸化膜が形
成される（図示はしていない）。
ターン２ａをマスクとして、シリコン基板１に拡散層５
を形成する。この時、拡散層５のごく表面に酸化膜が形
成される（図示はしていない）。
【００２２】次に、図３（ｄ）に示すように、全面酸化
膜除去後には、熱酸化による酸化膜形成状態の違いによ
り拡散層５に沿ったパターン６が形成される。この時、
上記拡散層５の表面の酸化膜層も除去され、図３（ｄ）
のごとく、拡散層５には段差が付く。
膜除去後には、熱酸化による酸化膜形成状態の違いによ
り拡散層５に沿ったパターン６が形成される。この時、
上記拡散層５の表面の酸化膜層も除去され、図３（ｄ）
のごとく、拡散層５には段差が付く。
【００２３】次に、図３（ｅ）に示すように、シリコン
基板１の表面及び拡散層５上に酸化膜を形成した後に、
新たにパターン合わせを行うためのアライメントパター
ン部の位置に、酸化、フォトリソグラフィーにより選択
的に酸化膜１１を残す。
基板１の表面及び拡散層５上に酸化膜を形成した後に、
新たにパターン合わせを行うためのアライメントパター
ン部の位置に、酸化、フォトリソグラフィーにより選択
的に酸化膜１１を残す。
【００２４】次いで、図２について説明する。図２
（ａ）に示すように、シリコン基板１の表面及び拡散層
５上にエピタキシャル成長層４を形成する。この時、選
択的に残された酸化膜１１上には、エピタキシャル成長
層は堆積されない。
（ａ）に示すように、シリコン基板１の表面及び拡散層
５上にエピタキシャル成長層４を形成する。この時、選
択的に残された酸化膜１１上には、エピタキシャル成長
層は堆積されない。
【００２５】図２（ｂ）に示すように、アライメントマ
ーク上に形成された酸化膜１１を除去する。この時、酸
化膜を除去した部分には、エピタキシャル成長層は堆積
されておらず、エピタキシャル成長前の下の層のパター
ン６が得られる。エピタキシャル成長層４が堆積された
部分は、パターンシフトの軌跡線１４で示すように、横
方向にパターンずれを発生し、拡散層５とエピタキシャ
ル成長層４上のパターン８ｂは、位置は一致しない。図
２（ｅ）に、パターンずれ１３ａを図示する。
ーク上に形成された酸化膜１１を除去する。この時、酸
化膜を除去した部分には、エピタキシャル成長層は堆積
されておらず、エピタキシャル成長前の下の層のパター
ン６が得られる。エピタキシャル成長層４が堆積された
部分は、パターンシフトの軌跡線１４で示すように、横
方向にパターンずれを発生し、拡散層５とエピタキシャ
ル成長層４上のパターン８ｂは、位置は一致しない。図
２（ｅ）に、パターンずれ１３ａを図示する。
【００２６】ここで、酸化膜を除去した部分のアライメ
ントマークを使用して後のフォトリソグラフィーの目合
わせを行えば、パターン８ｂには影響されないで、拡散
層５のパターン６と一致した目合わせが可能となる。
ントマークを使用して後のフォトリソグラフィーの目合
わせを行えば、パターン８ｂには影響されないで、拡散
層５のパターン６と一致した目合わせが可能となる。
【００２７】前の例では、アライメントマークのために
酸化膜を使用したが、ポリシリコンや、チッカ膜等の絶
縁膜を使用しても良く、また、エピタキシャル成長層を
形成したくない部分に、シリコンの個片をかさね合わせ
てエピタキシャル成長層を堆積し、エピタキシャル成長
後、同個片を取り除いても、同様のアライメントマーク
が得られる。
酸化膜を使用したが、ポリシリコンや、チッカ膜等の絶
縁膜を使用しても良く、また、エピタキシャル成長層を
形成したくない部分に、シリコンの個片をかさね合わせ
てエピタキシャル成長層を堆積し、エピタキシャル成長
後、同個片を取り除いても、同様のアライメントマーク
が得られる。
【００２８】
【発明の効果】本発明により、基板に選択的に熱拡散や
イオン注入により拡散層を施し、前記基板上にエピタキ
シャル成長層を形成した際にパターンシフトが発生して
も、後のフォトリソグラフィーの際に、下の層のパター
ンに目合わせが可能な半導体装置の製造方法を提供でき
るものである。
イオン注入により拡散層を施し、前記基板上にエピタキ
シャル成長層を形成した際にパターンシフトが発生して
も、後のフォトリソグラフィーの際に、下の層のパター
ンに目合わせが可能な半導体装置の製造方法を提供でき
るものである。
【図１】本発明の実施の形態による半導体装置の製造方
法の説明図、図１（ａ）は基板の状態を示す図、図１
（ｂ）は酸化膜パターン形成後の状態を示す図、図１
（ｃ）は、拡散層形成後の状態を示す図、図１（ｄ）
は、酸化膜パターン除去後の状態を示す図、図１（ｅ）
は、さらに、選択的に酸化膜を残した状態を示す図。
法の説明図、図１（ａ）は基板の状態を示す図、図１
（ｂ）は酸化膜パターン形成後の状態を示す図、図１
（ｃ）は、拡散層形成後の状態を示す図、図１（ｄ）
は、酸化膜パターン除去後の状態を示す図、図１（ｅ）
は、さらに、選択的に酸化膜を残した状態を示す図。
【図２】本発明の実施の形態による半導体装置の製造方
法におけるアライメント時の説明図。図２（ａ）は、選
択エピタキシャル成長後の状態を示す図。図２（ｂ）
は、酸化膜を除去した状態を示す図。図２（ｃ）は、パ
ターンずれの説明図。
法におけるアライメント時の説明図。図２（ａ）は、選
択エピタキシャル成長後の状態を示す図。図２（ｂ）
は、酸化膜を除去した状態を示す図。図２（ｃ）は、パ
ターンずれの説明図。
【図３】従来の選択エピタキシャル成長による半導体装
置の製造方法の説明図。図３（ａ）は、基板の状態を示
す図。図３（ｂ）は、酸化膜パターン形成後の状態を示
す図。図３（ｃ）は、拡散層形成後の状態を示す図。図
３（ｄ）は、選択エピタキシャル成長後の状態を示す
図。図３（ｅ）は、パターンずれの説明図。
置の製造方法の説明図。図３（ａ）は、基板の状態を示
す図。図３（ｂ）は、酸化膜パターン形成後の状態を示
す図。図３（ｃ）は、拡散層形成後の状態を示す図。図
３（ｄ）は、選択エピタキシャル成長後の状態を示す
図。図３（ｅ）は、パターンずれの説明図。
【図４】理想的なエピタキシャル成長による半導体装置
の製造方法の説明図。図４（ａ）は、基板の状態を示す
図。図４（ｂ）は、酸化膜パターン形成後の状態を示す
図。図４（ｃ）は、拡散層形成後の状態を示す図。図４
（ｄ）は、選択エピタキシャル成長後の状態を示す図。
の製造方法の説明図。図４（ａ）は、基板の状態を示す
図。図４（ｂ）は、酸化膜パターン形成後の状態を示す
図。図４（ｃ）は、拡散層形成後の状態を示す図。図４
（ｄ）は、選択エピタキシャル成長後の状態を示す図。
１，１ａ，１ｂ シリコン基板 ２，２ａ，２ｂ 酸化膜パターン ３，３ａ，３ｂ 拡散窓 ４，４ａ，４ｂ エピタキシャル成長層 ５，５ａ，５ｂ （選択）拡散層 ６，６ａ，６ｂ パターン ７，８，８ａ，８ｂ エピタキシャル成長層後のパタ
ーン ９，１０，１４ （エピタキシャル）成長軌跡線 １１ 酸化膜 １２ （選択エピタキシャル成長後の）アライメント
マーク １３，１３ａ パターンずれ
ーン ９，１０，１４ （エピタキシャル）成長軌跡線 １１ 酸化膜 １２ （選択エピタキシャル成長後の）アライメント
マーク １３，１３ａ パターンずれ
Claims (3)
- 【請求項１】 第１導電型のシリコン基板への第２導電
型の不純物の局所領域への拡散やイオン注入によりパタ
ーンを形成した面上へ、選択エピタキシャル成長層を堆
積させる半導体装置の製造方法において、前記シリコン
基板のパターン面上のアライメントパターン部上に、選
択的に酸化膜を残して、酸化膜の無い部分へのみ選択に
エピタキシャル成長層を堆積し、前記酸化膜を除去した
時に得られる、選択エピタキシャル成長層が堆積されて
いない第１導電型の表面に形成されたアライメントパタ
ーンを使用して、後工程のフォトリソグラフィー時に、
前記アライメントパターンを基準とすることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 第１導電型のシリコン基板への第２導電
型の不純物の局所領域への拡散やイオン注入によりパタ
ーンを形成した面上へ、選択エピタキシャル成長層を堆
積させる半導体装置の製造方法において、前記基板のパ
ターン面のアライメントパターン部上に選択的にポリシ
リコン層を形成して、前記ポリシリコン層の無い部分へ
のみ選択エピタキシャル成長層を堆積し、前記ポリシリ
コンを除去した時に得られる、エピタキシャル成長層が
堆積されていない第１導電型の表面に形成されたアライ
メントパターンを使用して、後のフォトリソグラフィー
時に、前記アライメントパターンを基準とすることを特
徴とする半導体装置の製造方法。 - 【請求項３】 第１導電型のシリコン基板への第２導電
型の不純物の局所領域への拡散やイオン注入によりパタ
ーンを形成した面上へ選択エピタキシャル成長層を堆積
させる半導体装置の製造方法において、前記基板のパタ
ーン面のアライメントパターン部上にシリコン個片を積
み上げ、シリコン個片の無い部分へのみ選択的にエピタ
キシャル成長層を堆積し、前記シリコン個片を除去した
時に得られる、エピタキシャル成長層が堆積されていな
い第１導電型の表面に形成されたアライメントパターン
を使用して、後のフォトリソグラフィー時に、前記アラ
イメントパターンを基準とすることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116625A JP2000306833A (ja) | 1999-04-23 | 1999-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116625A JP2000306833A (ja) | 1999-04-23 | 1999-04-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000306833A true JP2000306833A (ja) | 2000-11-02 |
Family
ID=14691837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11116625A Pending JP2000306833A (ja) | 1999-04-23 | 1999-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000306833A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201499A (ja) * | 2007-04-06 | 2007-08-09 | Denso Corp | 半導体基板およびその製造方法 |
| JP2008218996A (ja) * | 2007-02-07 | 2008-09-18 | Sumitomo Electric Ind Ltd | 半導体光素子を作製する方法 |
-
1999
- 1999-04-23 JP JP11116625A patent/JP2000306833A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218996A (ja) * | 2007-02-07 | 2008-09-18 | Sumitomo Electric Ind Ltd | 半導体光素子を作製する方法 |
| JP2007201499A (ja) * | 2007-04-06 | 2007-08-09 | Denso Corp | 半導体基板およびその製造方法 |
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