JP2012104844A - 半導体装置 - Google Patents

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Abstract

【課題】本願発明で開示する発明は、従来と比較して、さらに結晶成長に要する熱処理時間を短縮してプロセス簡略化を図る。
【解決手段】
一つの活性層２０４を挟んで二つの触媒元素導入領域２０１、２０２を配置して結晶化を行い、触媒元素導入領域２０１からの結晶成長と、触媒元素導入領域２０２からの結晶成長とがぶつかる境界部２０５をソース領域またはドレイン領域となる領域２０４ｂに形成する。
【選択図】図２

Description

本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
ＴＦＴの活性層を形成する半導体薄膜として、これまで非晶質シリコン膜（典型的にはアモルファスシリコン膜）が多用されてきたが、より動作速度の速いＴＦＴの需要が高まり結晶質シリコン膜（典型的にはポリシリコン膜）が主流になりつつある。この結晶質シリコン膜を得る技術としては、非晶質シリコン膜を成膜した後、加熱処理またはレーザー光の照射によって結晶化させる方法がよく用いられている。
また、非晶質シリコン膜を成膜した後、非晶質シリコン膜の結晶化を助長させるための触媒元素（例えばニッケル）を導入し、加熱処理を行って結晶質シリコン膜を得る技術（特開平６−２３２０５９号、特開平７−３２１３３９号）が開示されている。この技術によれば、短時間で均一な結晶質シリコン膜を得ることができる。
しかし、非晶質シリコン膜の結晶化を助長させるための触媒元素はＴＦＴの特性を悪化させる場合が多い。そこで、結晶化させた後、触媒元素が高濃度に存在する領域をエッチング等によって除去している。
以下に非晶質シリコン膜の結晶化を助長させるための触媒元素を用いた結晶化技術及び、触媒元素が高濃度に存在する領域を除去する技術を具体的に示す。
図１において、１０１はシリコン膜、１０２はシリコン膜面における帯状の領域（以下、触媒元素導入領域と呼ぶ）である。また、１０３は触媒元素導入領域以外のシリコン膜面を覆う酸化珪素マスクである。なお、酸化珪素マスク１０３を用いることにより、触媒元素導入領域１０２に触媒元素を選択的に導入する。
まず、触媒元素を触媒元素導入領域１０２に導入し、熱処理を行うことによって触媒元素導入領域１０２から絶縁表面に対して平行な方向、かつ触媒元素導入領域１０２の長辺に対してほぼ垂直な方向に結晶を成長させる。なお、１０４は結晶成長の方向を示している。
こうして得られた結晶成長の先端部を１０５とする。結晶成長の先端部１０５には触媒元素が高濃度に存在することが知られている。ある結晶成長距離を越えると、シリコン膜１０１のうち、帯状の触媒元素導入領域１０２と触媒元素が高濃度に存在する結晶成長の先端部１０５との間にＴＦＴの活性層を配置できる領域が形成される。
次いで、結晶成長の先端部１０５と帯状の触媒元素導入領域１０２とで挟まれた領域を用いてＴＦＴの活性層を形成する際に、触媒元素が高濃度に存在する他の領域（少なくとも結晶成長の先端部１０５を含む）をエッチングによって除去する。
従来では、後の工程によりＴＦＴの活性層となる領域が、結晶成長の先端部１０５と帯状の触媒元素導入領域１０２とで挟まれた領域内に存在するように、触媒元素導入領域１０２の配置を決定し、結晶化のための熱処理条件を決定していた。
本願発明で開示する発明は、従来と比較して、さらに結晶成長に要する熱処理時間を短縮してプロセス簡略化を図ることを課題とする。
また、近年の回路の微細化及び集積化に伴い、少ないスペースに触媒元素導入領域を効率よく配置することも本願発明の課題の一つである。
従来では、後の工程によりＴＦＴの活性層となる領域が、結晶成長の先端部と帯状の触媒元素導入領域とで挟まれた領域内に存在するように、触媒元素導入領域の配置を決定すればよいとされていた。また、触媒元素は結晶化後の工程で除去しても、完全に除去するのが困難であるため、必要最低限の量を導入すればよいとされていた。
そのため、触媒元素導入領域は、後の工程によりＴＦＴの活性層となる領域に対して、一方の側に一つ設けられていた。なお、一つの触媒元素導入領域（幅ｗ＝１０μｍ）のみ配置された場合の５７０℃における結晶成長速度は約３μｍ／ｈｒ程度であった。
本発明人らは、結晶成長条件が触媒元素導入領域の幅及び配置間隔に大きく依存していることに着目し、従来と比較して結晶成長を効率よく行う方法を見出した。
本明細書で開示する発明の構成は、絶縁表面を有する基板上に設けられたＴＦＴを含む半導体装置であって、前記ＴＦＴの活性層は、結晶化を助長する触媒元素が導入された複数の領域から結晶成長された結晶質半導体膜からなり、前記ＴＦＴの活性層は、チャネル形成領域と、ソース領域と、ドレイン領域とを有し、前記ソース領域または前記ドレイン領域は、前記複数の領域から結晶成長された領域の境界部を含むことを特徴とする半導体装置である。
即ち、本発明において、少なくとも一つのＴＦＴの活性層は、一方の触媒元素が導入された領域から結晶成長した第１の領域と、もう一方の触媒元素が導入された領域から結晶成長した第２の領域とを含んでいることを特徴としている。
また、他の発明の構成は、絶縁表面を有する基板上に設けられたＴＦＴを含む半導体装置であって、前記ＴＦＴの活性層は、結晶化を助長する触媒元素が導入された複数の領域から結晶成長された結晶質半導体膜からなり、前記ＴＦＴの活性層は、複数のチャネル形成領域を有し、前記複数のチャネル形成領域に挟まれた領域には、前記複数の領域から結晶成長された領域の境界部を含むことを特徴とする半導体装置である。
また、他の発明の構成は、絶縁表面を有する基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置であって、前記ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの活性層は、結晶化を助長する触媒元素が導入された複数の領域から結晶成長された結晶質半導体膜からなり、前記ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの活性層は、チャネル形成領域と、ソース領域と、ドレイン領域とを有し、前記ｎチャネル型ＴＦＴのソース領域または前記ドレイン領域は、前記複数の領域から結晶成長された領域の境界部を含むことを特徴とする半導体装置である。
また、他の発明の構成は、絶縁表面を有する基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置であって、前記ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの活性層は、結晶化を助長する触媒元素が導入された複数の領域から結晶成長された結晶質半導体膜からなり、前記ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの活性層は、チャネル形成領域と、ソース領域と、ドレイン領域とを有し、前記ｐチャネル型ＴＦＴのソース領域または前記ドレイン領域は、前記複数の領域から結晶成長された領域の境界部を含むことを特徴とする半導体装置である。
上記各構成において、前記境界部は、前記触媒元素が導入された第１の領域から結晶成長された領域と、前記触媒元素が導入された第２の領域から結晶成長された領域とがぶつかる領域に形成されたことを特徴としている。
また、上記各構成において、前記境界部は直線形状であることを特徴としている。
また、上記構造を実現するための発明の構成は、 非晶質半導体膜を形成する工程と、 前記非晶質半導体膜に結晶化を助長する触媒元素を選択的に複数の領域に導入する工程と、 加熱処理により前記触媒元素が導入された前記複数の領域から結晶成長させ、境界部を形成する工程と、 前記結晶成長させた領域に存在する前記触媒元素を除去または低減させる工程と、 前記触媒元素を除去または低減された領域を用いてＴＦＴの活性層を形成する工程とを有することを特徴とする半導体装置の作製方法である。
また、上記構成において、前記触媒元素を選択的に導入する工程は、前記非晶質半導体膜の一部を露呈させる開口部を有したマスクを用いて行われ、 前記マスクは、前記境界部を挟んで複数の開口部を有していることを特徴としている。
また、上記各構成において、前記境界部を含むＴＦＴのソース領域またはドレイン領域を形成することを特徴としている。
また、上記各構成において、前記開口部と、前記境界部との間にＴＦＴのチャネル形成領域を形成することを特徴としている。
また、上記各構成において、前記結晶化を助長する触媒元素は、Ｎｉ、Ｆｅ、Ｃｏ、Ｃｕ、Ｇｅ、Ｐｄから選ばれた一種または複数種類であることを特徴としている。
本明細書では、触媒元素導入領域の配置を決定することにより、結晶成長を効率よく行う技術を以下に説明する。
本願発明人らは、図２に示したように、一つの活性層２０４を挟んで二つの触媒元素導入領域２０１、２０２を配置して結晶化を行う実験を行った。
後の工程によりＴＦＴの活性層となる領域２０４を２つの触媒元素導入領域２０１、２０２が挟んだ状態で結晶化を行えば、一方の触媒元素導入領域から他方の触媒元素導入領域に向かって互いに結晶が成長することになる。なお、ＴＦＴのチャネル形成領域２０４ａの位置は、触媒元素導入領域２０１と、そこから成長した結晶の先端部２０５に挟まれた領域に存在するように、触媒元素導入領域２０１、２０２が配置されているものとする。
まず、６５ｎｍの膜厚を有する非晶質シリコン膜と、１５０ｎｍの膜厚を有する酸化珪素膜を積層した。次いで、触媒元素導入領域２０１、２０２に触媒元素を導入するため、酸化珪素膜に非晶質シリコン膜に達する開口部を形成した。この開口部によって露呈されたシリコン膜面における帯状の領域が触媒元素導入領域２０１、２０２となる。
次いで、結晶成長を助長させる触媒元素としてニッケルを用い、重量換算で１０ｐｐｍのニッケル元素を含んだ酢酸ニッケルエタノール溶液を用いて触媒元素導入領域にニッケル元素を導入した。最後に、５７０℃の熱処理を行い結晶成長させた。
その後、リン元素をドーピング（ドーズ量は２×１０15atoms/cm2とした）した後、６００℃、１２時間の熱処理（ゲッタリング）を行い、ニッケル元素の低減を行った。
図２において、結晶成長方向２０３（一方の触媒元素導入領域２０１から、他方の触媒元素導入領域２０２に向かう方向）における結晶成長速度をｖ、２つの触媒元素導入領域２０１、２０２の間隔距離をｄとする。また、触媒元素導入領域２０１、２０２の幅をｗとする。ここでは、ｗ＝１０μｍとした場合と、ｗ＝３０μｍとした場合とでそれぞれ結晶化のための熱処理を行った。
上記条件において、２つの触媒元素導入領域に挟まれた領域の間隔距離ｄの値から結晶成長速度ｖを算出したグラフを図３及び図２１に示す。図３から明らかなように、結晶成長速度ｖは間隔距離ｄに依存し、間隔距離ｄ＜４００μｍの範囲においては、間隔距離ｄが大きければ結晶成長速度ｖは小さくなる。ただし、間隔距離ｄが４００μｍを越えると結晶成長速度ｖは飽和する傾向にある。この飽和した結晶成長速度ｖの値は、１つの触媒元素導入領域のみを配置して結晶化させた時の結晶成長速度とほぼ等しい。
このようにして本願発明人らは、結晶成長条件が２つの触媒元素導入領域の間隔距離ｄに大きく依存していることを見出した。また、触媒元素導入領域２０２から触媒元素導入領域２０１へ向かう方向の結晶成長速度も同様に間隔距離ｄに依存する。
従って、所望の領域を挟んで２つの触媒元素導入領域を配置し、その間隔距離ｄを小さくすれば効率よく短時間で所望の領域の結晶化を行うことができる。ただし、間隔距離ｄは、２つの触媒元素導入領域の幅が等しい場合、結晶成長距離の約２倍に等しい。加えて、間隔距離ｄは、ｄ＜２×（触媒元素導入領域２０１と活性層となる領域２０４との間隔＋結晶成長方向２０３における活性層となる領域２０４の幅）である。
また、触媒元素導入領域の幅ｗが広くなるにつれて、結晶成長速度ｖは大きくなる。従って、触媒元素導入領域の幅ｗを広くすれば効率よく短時間で結晶化を行うことができる。
なお、熱処理条件等のパラメーターを変化させても結晶成長速度ｖと間隔距離ｄとの間に成立する関係は変わらなかった。
このように、所望の領域を挟んで２つの触媒元素導入領域（幅ｗが同じ）を配置して結晶成長させた場合、２つの触媒元素導入領域の中間位置で結晶成長がぶつかる。このようすは、顕微鏡で観察することができ、一方からの結晶成長による結晶粒界と、もう一方からの結晶粒界とが一致しない領域が線状に延在している。結晶成長を行った直後では、結晶成長がぶつかる領域には触媒元素が偏析しているので、エッチングを行えば、より詳しくその偏析部分（結晶成長がぶつかる領域）を観察することができる。その顕微鏡観察写真及び模式図を図４に示す。結晶成長のぶつかる領域は結晶粒界の一つとも言えるが、図４中に見られる結晶粒界４０３ａ、４０３ｂとは異なり、長さ数μｍ以上の直線形状の模様が、くっきりと見られる。一般的な結晶粒界と区別するため、本明細書では、この結晶成長のぶつかる領域を境界部４０５と呼ぶ。
境界部４０５がＴＦＴのソース領域またはドレイン領域の一部を形成するように２つの触媒元素導入領域４０１、４０２を配置し、短時間で結晶化させた後、触媒元素を低減させるゲッタリング工程を行ってＴＦＴを作製し、その特性を比較する実験を行ったが、特にＴＦＴ特性に変化はなかった。
一方、境界部４０５がＴＦＴのチャネル形成領域に配置された場合、ＴＦＴ特性が悪化し、しきい値が高くなる等の弊害が生じる。
境界部４０５がＴＦＴのソース領域またはドレイン領域の一部を形成するように２つの触媒元素導入領域４０１、４０２を配置した場合、ＴＦＴを形成する活性層は、４０１からの結晶成長による結晶粒界４０３ｂを有する結晶領域と、４０２からの結晶成長による結晶粒界４０３ａを有する結晶領域とからなる。この場合、一つの触媒元素導入領域から成長した結晶領域のみからなる活性層を形成する場合と比べて結晶化に要する時間を短縮することができる。このように結晶成長に要する時間を短縮することは、プロセス簡略化を図る上で大変重要である。
本発明においては、境界部４０５とＴＦＴのチャネル形成領域との間に、ある程度のマージンをもたせて配置することにより、ＴＦＴ特性を変化させることなく結晶化に要する時間を短縮することができた。ただし、境界部４０５は、中央部からの偏差σで約１μｍ程度のばらつきをもっていることを考慮に入れると、マージンを２μｍ以上とすることが望ましい。
また、従来では、１０時間を越える熱処理であったため、５７０℃より高い温度とすると、触媒元素によらない核（自然核）が発生しやすくなり、ＴＦＴ特性を悪化させていた。しかし、本発明の構成とすれば、さらに短時間で結晶化させるために温度を上昇（１〜１０℃）程度させても、自然核の発生が生じにくく、バラツキの少ない優れた結晶質半導体膜を得ることができる。
即ち、本発明においては、２つの触媒元素導入領域からの結晶成長によって形成される境界部がＴＦＴのチャネル形成領域以外の領域、好ましくはソース領域またはドレイン領域に位置することを特徴としている。
また、上記結晶化を行った後、所望の領域を挟んで小さい間隔距離ｄで配置された２つの触媒元素導入領域に、ゲッタリング作用のある元素、代表的にはリンを添加して加熱し、触媒元素の低減を行った場合、効率よく短時間で所望の領域のゲッタリングを行うことができる。
２つの触媒元素導入領域に挟まれた領域の間隔距離ｄとゲッタリングに必要な熱処理時間（加熱温度５７５℃）との関係を示すグラフを図２２に示す。
このようにゲッタリングに要する時間を短縮することは、プロセス簡略化を図る上で大変重要である。
本発明で提示された技術により、結晶化工程に要する熱処理時間を短縮して、優れた電気特性を有するＴＦＴを作製することが可能である。
また、ゲッタリングに要する熱処理時間を短縮して、優れた電気特性を有するＴＦＴを作製することが可能である。
また、本発明で提示された技術を用いて、触媒元素導入領域の幅及び配置を最適化することにより、少ないスペースに触媒元素導入領域を効率よく配置し、回路の微細化及び集積化を図ることが可能である。
触媒元素導入領域からの結晶成長を示す図 触媒元素導入領域の配置の一例を示す図。 間隔距離ｄと結晶成長速度ｖとの関係を示す図。 境界部を示す顕微鏡観察写真図およびその模式図。 触媒元素導入領域の配置及び活性層領域の配置の一例を示す図。 インバータ回路の一例を示す図。 ＣＭＯＳ回路の一例を示す図。 作製工程を示す図。 作製工程を示す図。 作製工程を示す図。 作製工程を示す図。 液晶表示装置の断面構造図を示す図 ＡＭ−ＬＣＤの外観を示す図。 周辺回路を示す図。 作製工程を示す図。 アクティブマトリクス型ＥＬ表示装置の構成を示す図。 無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 間隔距離ｄと結晶成長速度ｖとの関係を示す図。 間隔距離ｄとゲッタリング可能な時間との関係を示す図。 ＥＬ表示装置の上面図及び断面図。 ＥＬ表示装置の断面図。 ＥＬ表示装置の上面図。 ＥＬ表示装置の断面図。 ＥＬ表示装置の等価回路図。 ＥＬ表示装置の等価回路図。 ＥＬ表示装置の等価回路図。
以下に本発明の実施の形態を示す。
例えば、図３の関係を得た上記条件と同じ条件（非晶質シリコン膜の膜厚は６５ｎｍ、触媒元素導入用マスクに用いた酸化珪素膜の初期膜厚は１５０ｎｍ、重量換算で１０ｐｐｍのニッケル元素を含んだ酢酸ニッケルエタノール溶液を添加し触媒元素導入領域を形成する）を用いて非晶質シリコン膜を結晶化させる場合を考える。
図５は、非晶質シリコン膜を成膜し、酸化珪素膜からなるマスクを用いて触媒元素導入領域５０５、５０６を形成した後、５７０℃の熱処理を施して結晶化させた直後の状態を示す図である。
図５のように活性層となる領域５０１、５０２、５０３が配置されている。活性層となる領域５０１のサイズは、長辺６５μｍ、短辺４５μｍとし、活性層となる領域５０２、５０３のサイズは長辺３０μｍ、短辺２８μｍとする。
なお、活性層となる領域５０２、５０３とのマージンを２μｍとって幅ｗ＝１０μｍの触媒元素導入領域５０５が配置されている。そして、触媒元素導入領域５０５からの間隔距離ｄを８０μｍとして触媒元素導入領域５０６と平行に配置されている。
５７０℃の熱処理を施した場合、図５に示したように、一方の触媒元素導入領域５０５からの結晶成長ともう一方の触媒元素導入領域５０６からの結晶成長とが中央部でぶつかり、境界部５０７が形成される。境界部５０７が形成される位置のばらつきを考慮して２μｍのマージンを考えると、一方の触媒元素導入領域から結晶成長距離は４２μｍ（８０μｍ÷２＋２μｍ）である。
また、５７０℃における幅ｗ＝１０μｍの触媒元素導入領域からの結晶成長速度ｖは６．４μｍ／ｈｒである。従って、結晶質シリコン膜を得るのに必要な熱処理時間は、６．６時間となる。
なお、活性層となる領域５０１と境界部５０７とが重なる領域はドレイン領域となる。ただし、チャネル形成領域５０１ａ、５０１ｂと境界部５０７とが重ならないようにすることが重要である。
また、活性層となる領域５０２、５０３に関しては、境界部５０７と重ならない。
さらに、熱処理温度を上昇させれば、さらなる熱処理時間の短縮が可能となる。
例えば、上記熱処理温度５７０℃に代えて５８０℃とした時、結晶成長速度ｖは９．５μｍ／ｈｒであるため、４．４時間での結晶化が可能となる。
また、触媒元素導入領域の幅ｗを大きくすれば、さらに短時間での結晶化が可能となる。
短時間で結晶化を行った後、触媒元素を低減させるためのゲッタリング工程を施し、優れた結晶性を有する結晶質シリコンを得る。このようにして得られた結晶質シリコン膜を用いてＴＦＴを作製し、図６（Ａ）〜（Ｃ）や図７（Ａ）〜（Ｃ）に示すような回路を形成すればよい。なお、図６（Ａ）は図５と同一の符号を用いた。図６（Ａ）には触媒元素導入領域５０５、５０６が点線で示されているが、実際にはわずかな跡しか残っていない。
また、図６（Ｂ）はＡ−Ａ’断面図を示している。図６（Ｂ）において活性層６０１ａ〜６０１ｃは、触媒元素導入領域５０６から結晶成長した領域であり、活性層６０１ｄ〜６０１ｆは、触媒元素導入領域５０５から結晶成長した領域である。また、触媒元素導入領域５０６からの結晶成長と触媒元素導入領域５０５からの結晶成長がぶつかる領域（境界部）５０７ａを図示した。
なお、図６に示した回路はインバータ回路であり、その等価回路図を図６（Ｃ）
に示した。
また、図７（Ａ）はＣＭＯＳ回路の一例である。また、図７（Ｂ）はＡ−Ａ’断面図の一例を示している。結晶成長がぶつかる領域７０１がｐチャネル型ＴＦＴのドレイン領域に存在するように、２つの触媒元素導入領域（図示しない）を配置した例である。領域７０１までの距離が均等となるよう２つの触媒元素導入領域を配置してもよいし、触媒元素導入領域の幅を異ならせて領域７０１がｐチャネル型ＴＦＴのドレイン領域に存在するように設計してもよい。幅が異ならせた場合は、領域７０１の位置は、触媒元素導入領域の間隔の中央部からずれる。
また、図７（Ｃ）は、結晶成長がぶつかる領域７０２がｎチャネル型ＴＦＴのドレイン領域に存在するように、２つの触媒元素導入領域（図示しない）を配置した例である。
このように、２つの触媒元素導入領域の配置の自由度は高く、これを利用して結晶化に要する時間を短縮することが可能である。
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
本実施例では本発明の構成について図８〜図１４を用い、画素部とその周辺に設けられるドライバー回路の基本形態であるＣＭＯＳ回路を同時に形成したアクティブマトリクス基板の作製方法について説明する。
図８（Ａ）において、基板８０１には、ガラス基板や石英基板やシリコン基板を使用することが望ましい。本実施例では石英基板を用いた。その他にも金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板としても良い。本実施例の場合、８００℃以上の温度に耐えうる耐熱性を要求されるので、それを満たす基板であればどのような基板を用いても構わない。
そして、基板８０１のＴＦＴが形成される表面には、２０〜１００ｎｍ（好ましくは４０〜８０ｎｍ）の厚さの非晶質構造を含む半導体膜８０２を減圧熱ＣＶＤ法、プラズマＣＶＤ法またはスパッタ法で形成する。なお、本実施例では６０ｎｍ厚の非晶質シリコン膜を形成するが、後に熱酸化工程があるのでこの膜厚が最終的なＴＦＴの活性層の膜厚になるわけではない。
また、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。さらに、基板上に下地膜と非晶質シリコン膜とを大気解放しないで連続的に形成することも有効である。そうすることにより基板表面の汚染が非晶質シリコン膜に影響を与えないようにすることが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
次に、非晶質シリコン膜８０２上に珪素（シリコン）を含む絶縁膜でなるマスク膜８０３を形成し、パターニングによって開口部８０４a、８０４bを形成する。この開口部によって露呈された非晶質シリコン膜面における帯状の領域が、次の結晶化工程の際に結晶化を助長する触媒元素を導入するための触媒元素導入領域となる。（図８（Ａ））
この触媒元素導入領域の位置が後の結晶化工程において重要となる。本実施例では図示しないが、活性層となる領域から２μｍのマージンをとり、帯状の第１の触媒元素導入領域（幅ｗ＝１０μｍ）を配置した。そして、活性層となる領域を挟むように第２の触媒元素導入領域を配置した。実施者は、図３及び図２１を用いて、この第１の触媒元素導入領域と第２の触媒元素導入領域との間隔距離ｄ及び触媒元素導入領域の幅ｗを適宜決定すればよい。本実施例ではｄ＝８０μｍ、ｗ＝１０μｍとした。ただし、全て同じ間隔距離ｄや幅ｗにする必要はなく、回路配置を考慮して、適宜実施者が決定すればよい。
なお、珪素を含む絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜を用いることができる。窒化酸化シリコン膜は、珪素、窒素及び酸素を所定の量で含む絶縁膜であり、ＳｉＯｘＮｙで表される絶縁膜である。窒化酸化シリコン膜はＳｉＨ4とＮ2ＯとＮＨ3を原料ガスとして作製することが可能であり、含有する窒素濃度が２５atomic%以上５０atomic%未満とすると良い。
また、このマスク膜８０３のパターニングを行うと同時に、後のパターニング工程の基準となるマーカーパターンを形成しておく。マスク膜８０３をエッチングする際に非晶質シリコン膜８０２も僅かにエッチングされるが、この段差が後にマスク合わせの時にマーカーパターンとして用いることができるのである。
次に、特開平１０−２４７７３５号公報（米国出願番号０９／０３４，０４１に対応）に記載された技術に従って、結晶構造を含む半導体膜を形成する。同公報記載の技術は、非晶質構造を含む半導体膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素）を用いる結晶化手段である。
具体的には、非晶質構造を含む半導体膜の表面に触媒元素を保持させた状態で加熱処理を行い、非晶質構造を含む半導体膜を、結晶構造を含む半導体膜に変化させるものである。なお、結晶化手段としては、特開平７−１３０６５２号公報の実施例１に記載された技術を用いても良い。また、結晶質構造を含む半導体膜には、いわゆる単結晶半導体膜も多結晶半導体膜も含まれるが、同公報で形成される結晶構造を含む半導体膜は結晶粒界を有している。
なお、同公報では触媒元素を含む層をマスク膜上に形成する際にスピンコート法を用いているが、触媒元素を含む薄膜をスパッタ法や蒸着法といった気相法を用いて成膜する手段をとっても良い。
また、非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で１時間程度の加熱処理を行い、水素を十分に脱離させてから結晶化させることが望ましい。その場合、含有水素量を５atom％以下とすることが好ましい。
結晶化工程は、まず４００〜５００℃で１時間程度の熱処理工程を行い、水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で３〜１６時間（好ましくは５〜１４時間）の熱処理を行う。
本実施例では、触媒元素としてニッケルを用い、触媒元素導入領域の幅および位置を上述のように工夫したため、５７０℃、６．６時間の熱処理で結晶化することができた。その結果、開口部８０４a、８０４bを起点として概略基板と平行な方向（矢印で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶構造を含む半導体膜（本実施例では結晶質シリコン膜）８０５a〜８０５dが形成された。(図８（Ｂ）)なお、８０５ｂと８０５ｃとの境界部は、結晶成長がぶつかる領域であり、比較的高濃度にニッケルが存在している。また、８０５ｄや８０５ａにおいても結晶成長がぶつかるように触媒元素導入領域を配置している。
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工程を行う。本実施例では、先ほど形成したマスク膜８０３をそのままマスクとして１５族に属する元素（本実施例ではリン）を添加する工程を行い、開口部８０４a、８０４bで露出した結晶質シリコン膜に１×１０19〜１×１０20atoms/cm3の濃度でリンを含むリン添加領域（以下、ゲッタリング領域という）８０６a、８０６bを形成する。（図８（Ｃ））
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質シリコン膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領域８０６a、８０６bに捕獲される。即ち、結晶質シリコン膜中からニッケルが除去されるため、ゲッタリング後の結晶質シリコン膜８０７a〜８０７dに含まれるニッケル濃度は、１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。
次に、マスク膜８０３を除去し、結晶質シリコン膜８０７a〜８０７d上に後の不純物添加時のために保護膜８０８を形成する。保護膜８０８は１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いると良い。この保護膜８０８は不純物添加時に結晶質シリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。
そして、その上にレジストマスク８０９を形成し、保護膜８０８を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17atoms/cm3）の濃度でｐ型不純物元素（本実施例ではボロン）を含む不純物領域８１０a、８１０bを形成する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域（但し、リンは含まれていない領域）をｐ型不純物領域（ｂ）と定義する。（図８（Ｄ））
次に、レジストマスク８０９を除去し、結晶質シリコン膜をパターニングして島状の半導体層（以下、活性層という）８１１〜８１４を形成する。図示しないが、結晶質シリコン膜をエッチングする際に基板または基板上に設けられている下地膜も僅かにエッチングされる。そのため、触媒元素導入領域を配置した跡がわずかに残る。
なお、活性層８１１〜８１４は、ニッケルを選択的に導入して結晶化することによって、非常に結晶性の良い結晶質シリコン膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を持って並んだ結晶構造を有している。
また、結晶化後、ニッケルをリンのゲッタリング作用により除去又は低減しており、活性層８１１〜８１４中に残存する触媒元素の濃度は、１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3である。（図８（Ｅ））
また、ｐチャネル型ＴＦＴの活性層８１１は意図的に導入された不純物元素を含まない領域であり、ｎチャネル型ＴＦＴの活性層８１２〜８１４はｐ型不純物領域（ｂ）となっている。本明細書中では、この状態の活性層８１１〜８１４は全て真性または実質的に真性であると定義する。即ち、ＴＦＴの動作に支障をきたさない程度に不純物元素が意図的に導入されている領域が実質的に真性な領域と考えて良い。
次に、プラズマＣＶＤ法またはスパッタ法により１０〜１００ｎｍ厚の珪素を含む絶縁膜を形成する。本実施例では、３０ｎｍ厚の窒化酸化シリコン膜を形成する。この珪素を含む絶縁膜は、他の珪素を含む絶縁膜を単層または積層で用いても構わない。
次に、８００〜１１５０℃（好ましくは９００〜１０００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中に３体積％の塩化水素を添加した雰囲気中で９５０℃、８０分の熱処理工程を行う。なお、図８（Ｄ）の工程で添加されたボロンはこの熱酸化工程の間に活性化される。（図９（Ａ））
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体層中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、本実施例では酸素雰囲気中にハロゲン元素を含ませた雰囲気としたが、１００％酸素雰囲気で行っても構わない。
この熱酸化工程の間、珪素を含む絶縁膜とその下の活性層８１１〜８１４との界面においても酸化反応が進行する。本願発明ではそれを考慮して最終的に形成されるゲート絶縁膜８１５の膜厚が５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）となるように調節する。本実施例の熱酸化工程では、６０ｎｍ厚の活性層のうち２５ｎｍが酸化されて活性層８１１〜８１４の膜厚は３５ｎｍとなる。
また、３０ｎｍ厚の珪素を含む絶縁膜に対して５０ｎｍ厚の熱酸化膜が加わるので、最終的なゲート絶縁膜８１５の膜厚は１０５ｎｍとなる。
次に、新たにレジストマスク８１６〜８１９を形成する。そして、ｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域８２０〜８２２を形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリンまたは砒素を用いることができる。（図９（Ｂ））
この不純物領域８２０〜８２２は、後にＣＭＯＳ回路およびサンプリング回路のｎチャネル型ＴＦＴにおいて、ＬＤＤ領域として機能させるための不純物領域である。なお、ここで形成された不純物領域にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれている。本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
なお、ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法でリンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、ゲート膜８１５を介して結晶質シリコン膜にリンを添加する。
次に、６００〜１０００℃（好ましくは７００〜８００℃）の不活性雰囲気中で熱処理を行い、図９（Ｂ）の工程で添加されたリンを活性化する。本実施例では８００℃、１時間の熱処理を窒素雰囲気中で行う。（図９（Ｃ））
この時、同時にリンの添加時に損傷した活性層及び活性層とゲート絶縁膜との界面を修復することが可能である。この活性化工程は電熱炉を用いたファーネスアニールが好ましいが、ランプアニールやレーザーアニールといった光アニールを併用しても良い。
この工程によりｎ型不純物領域（ｂ）８２０〜８２２の境界部、即ち、ｎ型不純物領域（ｂ）の周囲に存在する真性又は実質的に真性な領域（勿論、ｐ型不純物領域（ｂ）も含む）との接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
次に、ゲート配線となる導電膜を形成する。なお、ゲート配線は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。本実施例では、第１導電膜８２３と第２導電膜８２４とでなる積層膜を形成する。（図９（Ｄ））
ここで第１導電膜８２３、第２導電膜８２４としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記元素を主成分とする導電膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜、タングステンシリサイド膜等）を用いることができる。
なお、第１導電膜８２３は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、第２導電膜８２４は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、第１導電膜８２３として、５０ｎｍ厚の窒化タングステン（ＷＮ）膜を、第２導電膜８２４として、３５０ｎｍ厚のタングステン膜を用いる。なお、図示しないが、第１導電膜８２３の下にシリコン膜を２〜２０ｎｍ程度の厚さで形成しておくことは有効である。これによりその上に形成される導電膜の密着性の向上と、酸化防止を図ることができる。
また、第１導電膜８２３として窒化タンタル膜、第２導電膜としてタンタル膜を用いることも有効である。
次に、第１導電膜８２３と第２導電膜８２４とを一括でエッチングして４００ｎｍ厚のゲート配線８２５〜８２８を形成する。この時、ドライバー回路に形成されるゲート配線８２６、８２７はｎ型不純物領域（ｂ）８２０〜８２２の一部とゲート絶縁膜８１５を介して重なるように形成する。この重なった部分が後にＬov領域となる。なお、ゲート配線８２８a、８２８bは断面では二つに見えるが実際は連続的に繋がった一つのパターンから形成されている。（図９（Ｅ））
次に、レジストマスク８２９を形成し、ｐ型不純物元素（本実施例ではボロン）を添加して高濃度にボロンを含む不純物領域８３０、８３１を形成する。本実施例ではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3）濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ａ）
と定義する。（図１０（Ａ））
次に、レジストマスク８２９を除去し、ゲート配線及びｐチャネル型ＴＦＴとなる領域を覆う形でレジストマスク８３２〜８３４を形成する。そして、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域８３５〜８４１を形成する。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０20atoms/cm3）とする。（図１０（Ｂ））
なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ａ）と定義する。また、不純物領域８３５〜８４１が形成された領域には既に前工程で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。従って、本明細書中では不純物領域８３５〜８４１はｎ型不純物領域（ａ）と言い換えても構わない。
次に、レジストマスク８３２〜８３４を除去し、珪素を含む絶縁膜でなるキャップ膜８４２を形成する。膜厚は２５〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすれば良い。本実施例では２５ｎｍ厚の窒化珪素膜を用いることとする。キャップ膜８４２は後の活性化工程でゲート配線の酸化を防ぐ保護膜としても機能するが、厚く形成しすぎると応力が強くなって膜はがれ等の不具合が発生するので好ましくは１００ｎｍ以下とすることが好ましい。
次に、ゲート配線８２５〜８２８をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成された不純物領域８４３〜８４６には前記ｎ型不純物領域（ｂ）の１／２〜１／１０（代表的には１／３〜１／４）の濃度（但し、前述のチャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度、代表的には１×１０16〜５×１０18atoms/cm3、典型的には３×１０17〜３×１０18atoms/cm3、）でリンが添加されるように調節する。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域（但し、ｐ型不純物領域（ａ）を除く）をｎ型不純物領域（ｃ）と定義する。（図１０（Ｃ））
この工程では１０５ｎｍの膜厚の絶縁膜（キャップ膜８４２とゲート絶縁膜８１５との積層膜）を通してリンを添加することになるが、ゲート配線８３４a、８３４bの側壁に形成されたキャップ膜もマスクとして機能する。即ち、キャップ膜８４２の膜厚に相当する長さのオフセット領域が形成されることになる。なお、オフセット領域とは、チャネル形成領域に接して形成され、チャネル形成領域と同一組成の半導体膜でなるが、ゲート電圧が印加されないため反転層（チャネル形成領域）を形成しない高抵抗な領域を指す。オフ電流値を下げるためにはＬＤＤ領域とゲート配線の重なりを極力抑えることが重要であり、そういう意味でオフセット領域を設けることは有効と言える。
なお、本実施例のように、チャネル形成領域にも１×１０15〜１×１０18atoms/cm3の濃度でｐ型不純物元素を含んでいる場合、当然オフセット領域にも同濃度でｐ型不純物元素が含まれる。
このオフセット領域の長さは、実際にゲート配線の側壁に形成されるキャップ膜の膜厚や不純物元素を添加する際の回り込み現象（マスクの下に潜り込むように不純物が添加される現象）によって決まるが、ＬＤＤ領域とゲート配線との重なりを抑えるという観点からすれば、本願発明のようにｎ型不純物領域（ｃ）を形成する際に、前もってキャップ膜を形成しておくことは非常に有効である。
なお、この工程ではゲート配線で隠された部分を除いて全ての不純物領域にも１×１０16〜５×１０18atoms/cm3の濃度でリンが添加されているが、非常に低濃度であるため各不純物領域の機能には影響を与えない。また、ｎ型不純物領域（ｂ）８４３〜８４６には既にチャネルドープ工程で１×１０15〜１×１０18atoms/cm3の濃度のボロンが添加されているが、この工程ではｐ型不純物領域（ｂ）に含まれるボロンの５〜１０倍の濃度でリンが添加されるので、この場合もボロンはｎ型不純物領域（ｂ）の機能には影響を与えないと考えて良い。
但し、厳密にはｎ型不純物領域（ｂ）８４７、８４８のうちゲート配線に重なった部分のリン濃度が２×１０16〜５×１０19atoms/cm3のままであるのに対し、ゲート配線に重ならない部分はそれに１×１０16〜５×１０18atoms/cm3の濃度のリンが加わっており、若干高い濃度でリンを含むことになる。
次に、第１層間絶縁膜８４９を形成する。第１層間絶縁膜８４９としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い。本実施例では、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料ガスとし、２００ｎｍ厚の窒化酸化シリコン膜（但し窒素濃度が２５〜５０atomic%）を用いる。
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、ランプアニール法またはそれらを併用して行うことができる。ファーネスアニール法で行う場合は、不活性雰囲気中において５００〜８００℃、好ましくは５５０〜６００℃で行えば良い。本実施例では６００℃、４時間の熱処理を行い、不純物元素を活性化する。（図１０（Ｄ））
なお、本実施例では窒化シリコン膜８４２と窒化酸化シリコン膜８４９とを積層した状態でゲート配線を覆い、その状態で活性化工程を行っている。本実施例ではタングステンを配線材料として用いているが、タングステン膜は非常に酸化に弱いことが知られている。即ち、保護膜で覆って酸化してもピンホールが保護膜に存在すればただちに酸化されてしまう。ところが、本実施例では酸化防止膜としては非常に有効な窒化シリコン膜を用い、且つ、窒化シリコン膜に対して窒化酸化シリコン膜を積層しているため、窒化シリコン膜のピンホールの問題を気にせずに高い温度で活性化工程を行うことが可能である。
次に、活性化工程の後、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜４時間の熱処理を行い、活性層の水素化を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
活性化工程を終えたら、第１層間絶縁膜８４９の上に５００ｎｍ〜１．５μm厚の第２層間絶縁膜８５０を形成する。本実施例では第２層間絶縁膜８５０として８００ｎｍ厚の酸化シリコン膜をプラズマＣＶＤ法により形成する。こうして第１層間絶縁膜（窒化酸化シリコン膜）８４９と第２層間絶縁膜（酸化シリコン膜）８５０との積層膜でなる１μｍ厚の層間絶縁膜を形成する。
なお、後の工程で耐熱性が許せば、第２層間絶縁膜８５０として、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂膜を用いることも可能である。
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース配線８５１〜８５４と、ドレイン配線８５５〜８５７を形成する。なお、ＣＭＯＳ回路を形成するためにドレイン配線８５５はｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとの間で共通化されている。また、図示していないが、本実施例ではこの配線を、Ｔｉ膜を２００ｎｍ、Ｔｉを含むアルミニウム膜５００ｎｍ、Ｔｉ膜１００ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。（図１１（Ａ））
次に、パッシベーション膜８５８として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成する。この時、本実施例では膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理を行い、成膜後に熱処理を行う。この前処理により励起された水素が第１、第２層間絶縁膜中に供給される。この状態で熱処理を行うことで、パッシベーション膜８５８の膜質を改善するとともに、第１、第２層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
また、パッシベーション膜８５８を形成した後に、さらに水素化工程を行っても良い。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られる。なお、水素化工程後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜８５８に開口部（図示せず）を形成しておいても良い。
その後、有機樹脂からなる第３層間絶縁膜８５９を約１μmの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
次に、画素部となる領域において、第３層間絶縁膜８５９上に遮蔽膜８６０を形成する。なお、本明細書中では光と電磁波を遮るという意味で遮蔽膜という文言を用いる。遮蔽膜８６０はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素でなる膜またはいずれかの元素を主成分とする膜で１００〜３００ｎｍの厚さに形成する。本実施例では1wt%のチタンを含有させたアルミニウム膜を１２５ｎｍの厚さに形成する。
なお、第３層間絶縁膜８５９上に酸化シリコン膜等の絶縁膜を５〜５０ｎｍ形成しておくと、この上に形成する遮蔽膜の密着性を高めることができる。また、有機樹脂で形成した第３層間絶縁膜８５９の表面にＣＦ4ガスを用いたプラズマ処理を施すと、表面改質により膜上に形成する遮蔽膜の密着性を向上させることができる。
また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配線を形成することも可能である。例えば、ドライバー回路内で回路間をつなぐ接続配線を形成できる。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第３層間絶縁膜にコンタクトホールを形成しておく必要がある。
次に、遮蔽膜８６０の表面に陽極酸化法またはプラズマ酸化法（本実施例では陽極酸化法）により２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さの酸化物８６１を形成する。本実施例では遮蔽膜８６０としてアルミニウムを主成分とする膜を用いたため、陽極酸化物８６１として酸化アルミニウム膜（アルミナ膜）が形成される。
この陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコール溶液を作製する。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるように調節する。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜８６０が形成されている基板を溶液に浸し、遮蔽膜８６０を陽極として、一定（数ｍＡ〜数十ｍＡ）の直流電流を流す。
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定電流のまま１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到達電圧４５Ｖに達したところで陽極酸化処理を終了させる。このようにして遮蔽膜８６０の表面には厚さ約５０ｎｍの陽極酸化物８６１を形成することができる。また、その結果、遮蔽膜８６０の膜厚は９０ｎｍとなる。なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜、酸化タンタル膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。
次に、第３層間絶縁膜８５９、パッシベーション膜８５８にドレイン配線８５７に達するコンタクトホールを形成し、画素電極８６２を形成する。なお、画素電極８６３は隣接する別の画素の画素電極である。画素電極８６２、８６３は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さにスパッタ法で形成する。
また、この時、画素電極８６２と遮蔽膜８６０とが陽極酸化物８６１を介して重なり、保持容量（キャハ゜シタンス・ストレーシ゛）８６４を形成する。なお、この場合、遮蔽膜８６０をフローティング状態（電気的に孤立した状態）か固定電位、好ましくはコモン電位（データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
こうして同一基板上に、ドライバー回路と画素部とを有したアクティブマトリクス基板が完成した。なお、図１１（Ｂ）においては、ドライバー回路にはｐチャネル型ＴＦＴ１１０１、ｎチャネル型ＴＦＴ１１０２、１１０３が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ１１０４が形成される。
ドライバー回路のｐチャネル型ＴＦＴ１１０１には、チャネル形成領域１００１、ソース領域１００２、ドレイン領域１００３がそれぞれｐ型不純物領域（ａ）で形成される。但し、厳密にはソース１００２領域及びドレイン領域１００３に１×１０16〜５×１０18atoms/cm3の濃度でリンを含んでいる。
また、ｎチャネル型ＴＦＴ１３０２には、チャネル形成領域１００４、ソース領域１００５、ドレイン領域１００６、そしてチャネル形成領域とドレイン領域との間に、ゲート絶縁膜を介してゲート配線と重なった領域（本明細書中ではこのような領域をＬov領域という。なお、ovはoverlapの意味で付した。）１００７が形成される。この時、Ｌov領域１００７は２×１０16〜５×１０19atoms/cm3の濃度でリンを含み、且つ、ゲート配線と全部重なるように形成される。
また、ｎチャネル型ＴＦＴ１３０３には、チャネル形成領域１００８、ソース領域１００９、ドレイン領域１０１０、そしてチャネル形成領域を挟むようにしてＬＤＤ領域１０１１、１０１２が形成される。即ち、ソース領域とチャネル形成領域との間及びドレイン領域とチャネル形成領域との間にＬＤＤ領域が形成される。
なお、この構造ではＬＤＤ領域１０１１、１０１２の一部がゲート配線と重なるように配置されたために、ゲート絶縁膜を介してゲート配線と重なった領域（Ｌov領域）とゲート配線と重ならない領域（本明細書中ではこのような領域をＬoff領域という。なお、offはoffsetの意味で付した。）が実現されている。
また、チャネル長３〜７μｍに対してｎチャネル型ＴＦＴ１３０２のＬov領域２０７の長さ（幅）は０．３〜３．０μｍ、代表的には０．５〜１．５μｍとすれば良い。また、ｎチャネル型ＴＦＴ１３０３のＬov領域の長さ（幅）は０．３〜３．０μｍ、代表的には０，５〜１．５μｍ、Ｌoff領域の長さ（幅）は１．０〜３．５μｍ、代表的には１．５〜２．０μｍとすれば良い。また、画素ＴＦＴ１３０４に設けられるＬoff領域１０１７〜１０２０の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
また、本実施例では保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用いたことで、必要な容量を形成するために必要な保持容量の占有面積を少なくすることができる。さらに、本実施例のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができる。
なお、本発明は本実施例に示した保持容量の構造に限定される必要はない。例えば、本出願人による特開平１１−１３３４６３号公報、特願平１１−９７７７０２号公報または特願平１０−２５４０９７号出願に記載された構造の保持容量を用いることもできる。
次いで上記基板から、液晶表示装置を作製する工程を説明する。図１２に示すように、図１１（Ｂ）の状態の画素部及びドライバー回路が形成された基板に対し、配向膜１２０１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板１２０２には、透明導電膜からなる対向電極１２０３と、配向膜１２０４とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するように調節する。そして、画素部と、ドライバー回路が形成された基板と対向基板とを、公知のセル組み工程によってシール材１２０６やスペーサ（図示せず）などを介して貼りあわせる。シール材には樹脂とファイバーを含ませた。また、ショートを防ぐため柱状のスペーサが補助容量部に重ならないようにした。また、画素部においてはディスクリ低減のため、画素電極のコンタクト上に柱状のスペーサを設けた。その後、両基板の間に液晶１４０５を注入し、封止剤（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図１２に示す液晶表示装置が完成する。
次に、この液晶表示装置の構成を、図１３の斜視図を用いて説明する。なお、図１３は、図１２の断面構造図と対応付けるため、共通の符号を用いている。石英基板８０１上には、画素部１３０１と、ゲート側ドライバー回路１３０２と、ソース側ドライバー回路１３０３が形成されている。画素部の画素ＴＦＴ１１０４はｎチャネル型ＴＦＴであり、周辺に設けられるドライバー回路はＣＭＯＳ回路を基本として構成されている。ゲート側ドライバー回路１３０２と、ソース側ドライバー回路１３０３はそれぞれゲート配線８２８とソース配線８５４で画素部１３０１に接続されている。また、ＦＰＣ１３０４が接続された外部入出力端子１３０５からドライバー回路の入出力端子までの接続配線１３０６、１３０７が設けられている。
次に、図１３に示した液晶表示装置の回路構成の一例を図１４に示す。本実施例の液晶表示装置は、ソース側ドライバー回路１４０１、ゲート側ドライバー回路（Ａ）１４０７、ゲート側ドライバー回路（Ｂ）１４１１、プリチャージ回路１４１２、画素部１４０６を有している。なお、本明細書中において、ドライバー回路にはソース側ドライバー回路１４０１およびゲート側ドライバー回路１４０７が含まれる。
ソース側ドライバー回路１４０１は、シフトレジスタ回路１４０２、レベルシフタ回路１４０３、バッファ回路１４０４、サンプリング回路１４０５を備えている。また、ゲート側ドライバー回路（Ａ）１４０７は、シフトレジスタ回路１４０８、レベルシフタ回路１４０９、バッファ回路１４１０を備えている。ゲート側ドライバー回路（Ｂ）１４１１も同様な構成である。
なお、本実施例の構成は、図８〜１１に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。また、本実施例では画素部とドライバー回路の構成のみ示しているが、本実施例の作製工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路、さらにはマイクロプロセッサ回路などの信号処理回路（論理回路と言っても良い）を同一基板上に形成することも可能である。
このように本発明は、同一基板上に画素部と該画素部を制御するためのドライバー回路とを少なくとも含む半導体装置、例えば同一基板上に信号処理回路、ドライバー回路および画素部とを具備した半導体装置を実現しうる。
本実施例では、実施例１において結晶質シリコン膜中の触媒元素の低減に他の手段を用いた場合について説明する。
実施例１においては、リン元素を選択的に添加した後に加熱処理を行い結晶質シリコン膜中の触媒元素を低減するゲッタリングと、ハロゲン元素を含む酸化性雰囲気中で熱処理によるゲッタリングを行ったが、本実施例においては、ゲート電極を形成後、リン元素を添加し、５００〜６５０℃の熱処理を２〜１６時間の熱処理を行例を示す。
まず、実施例１の工程に従って図１０（Ｃ）の状態を得た。次いで、５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）の濃度となるようにゲート電極をマスクとして活性層にリンの添加を行う。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。こうしてリンが添加された領域（以下、リンドープ領域という）が形成された。（図１５（Ａ））
次いで、５００〜６５０℃の熱処理を２〜１６時間加え、珪素膜の結晶化に用いた触媒元素（本実施例ではニッケル）のゲッタリングを行う。ゲッタリング作用を奏するためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を奏することができる。本実施例では６００℃、８時間の熱処理を加えることによってニッケルが矢印（図１５（Ｂ）に示す）
の方向に移動し、リンドープ領域に含まれるリンによってゲッタリングされて捕獲された。こうしてゲッタリング領域（リンドープ領域に対応する領域）が形成される。これにより、リンドープ領域に含まれるニッケルの濃度は２×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減される。
次いで、実施例１と同様に第１層間絶縁膜を形成する。（図１５（Ｃ））
以降の工程は実施例１に従って図１２に示したような半導体装置を完成すればよい。
また、その他のゲッタリング方法として、高温の硫酸を用いた液相を接触させることによりゲッタリングする方法を用いてもよい。
なお、本実施例の構成は実施例１の構成と組み合わせることが可能である。
実施例１における図９（Ａ）に示した熱酸化工程までの工程を経た活性層の結晶構造は結晶格子に連続性を持つ特異な結晶構造となる。その特徴について以下に説明する。
実施例１の作製工程に従って形成した結晶質シリコン膜は、微視的に見れば複数の棒状又は柱状の結晶が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できた。
また、電子線回折及びエックス線（Ｘ線）回折を利用すると活性層の表面（チャネルを形成する部分）が、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面を有することを確認できた。本出願人がスポット径約１．５μmの電子線回折写真を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑点は同心円上に分布を持っていることが確認された。
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できた。
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
本出願人が本実施例を実施して得た結晶質シリコン膜を詳細にＴＥＭを用いて観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛２１１｝双晶粒界であることが判明した。
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。
本実施例の結晶質シリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であるという結論に辿り着いた。
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実施して得た結晶質シリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する結晶質シリコン膜は実質的に結晶粒界が存在しない見なすことができる。
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱酸化工程またはゲッタリング工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）
によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製された結晶質シリコン膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
（ＴＦＴの電気特性に関する知見）
本実施例の活性層を用いたＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴ（但し、活性層の膜厚は３０nm、ゲート絶縁膜の膜厚は１００nm）からは次に示す様なデータが得られている。
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで 200〜650cm2/Vs （代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm2/Vs（代表的には 150〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。なお、本実施例の構成は、実施例１または実施例２の構成とも自由に組み合わせることが可能である。但し、非晶質半導体膜の結晶化に、実施例１または実施例２で示したような結晶化を助長する触媒元素を用いていることが重要である。
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。
なお、本実施例の構成は、実施例１または実施例２の構成とも自由に組み合わせることが可能である。
本発明はアクティブマトリクス型ＥＬディスプレイに適用することも可能である。その例を図１６に示す。
図１６はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示領域を表しており、その周辺にはＸ方向駆動回路８２、Ｙ方向駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチ用ＴＦＴ８４、保持容量８５、電流制御用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a（または８８b）、Ｙ方向信号線８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路８２、Ｙ方向駆動回路８３に用いられるＴＦＴを図１１（Ｂ）のｐチャネル型ＴＦＴ１１０１、ｎチャネル型ＴＦＴ１１０２または１１０３を組み合わせて形成する。また、スイッチ用ＴＦＴ８４や電流制御用ＴＦＴ８６のＴＦＴを図５（Ｂ）のｎチャネル型ＴＦＴ１１０４で形成する。
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１または実施例２の構成を組み合わせても良い。
実施例１によって作製された液晶表示装置には、ＴＮ液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図１７に示す。図１７に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
図１７に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
このような低電圧駆動の無しきい値反強誘電性混合液晶をアナログドライバを有する液晶表示装置に用いた場合には、画像信号のサンプリング回路の電源電圧を、例えば、５Ｖ〜８Ｖ程度に抑えることが可能となる。よって、ドライバの動作電源電圧を下げることができ、液晶表示装置の低消費電力化および高信頼性が実現できる。
また、このような低電圧駆動の無しきい値反強誘電性混合液晶をデジタルドライバを有する液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、液晶表示装置の低消費電力化および高信頼性が実現できる。
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。また、液晶表示装置の駆動方法を線順次駆動とすることにより、画素への階調電圧の書き込み期間（ピクセルフィードピリオド）を長くし、保持容量が小さくてもそれを補うようにしてもよい。
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、液晶表示装置の低消費電力が実現される。
なお、図１７に示すような電気光学特性を有する液晶であれば、いかなるものも本発明の液晶表示装置の表示部として用いることができる。
また、本実施例の構成は、実施例１または実施例２の構成とも自由に組み合わせることが可能である。
本願発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１８、図１９、及び図２０に示す。
図１８（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示部２００３やその他の駆動回路に適用することができる。
図１８（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示部２１０２、音声入力部２１０３やその他の駆動回路に適用することができる。
図１８（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明は表示部２２０５やその他の駆動回路に適用できる。
図１８（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本発明は表示部２３０２やその他の駆動回路に適用することができる。
図１８（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に適用することができる。
図１８（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５０２やその他の駆動回路に適用することができる。
図１９（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
図１９（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
なお、図１９（Ｃ）は、図１９（Ａ）及び図１９（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１９（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
また、図１９（Ｄ）は、図１９（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１９（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
ただし、図１９に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
図２０（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の駆動回路に適用することができる。
図２０（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の駆動回路に適用することができる。
図２０（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
本実施例では、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図２３（Ａ）は本発明のＥＬ表示装置の上面図であり、図２３（Ｂ）はその断面図である。
図２３（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
また、図２３（Ｂ）は図２３（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
本実施例では、駆動ＴＦＴ４２０１には図１２のｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴと同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には図１２のｐチャネル型ＴＦＴと同じ構造のＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
ＥＬ層４３０４の上には周期表の１族または２族に属する元素を含む導電膜（代表的にはアルミニウム、銅もしくは銀に、アルカリ金属元素もしくはアルカリ土類金属元素を含ませた導電膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
カバー材４１０２としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質を設けておくとＥＬ素子の劣化を抑制できる。
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図２３（Ｂ）の断面構造を有するＥＬ表示装置となる。
ここで画素部のさらに詳細な断面構造を図２４に、上面構造を図２５（Ａ）に、回路図を図２５（Ｂ）に示す。図２４、図２５（Ａ）及び図２５（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
図２４において、基板４４０１上に設けられたスイッチング用ＴＦＴ４４０２は図１２のｎチャネル型ＴＦＴ１１０２を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ１１０２の説明を参照すれば良い。また、４４０３で示される配線は、スイッチング用ＴＦＴ４４０２のゲート電極４４０４a、４４０４bを電気的に接続するゲート配線である。
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
また、スイッチング用ＴＦＴ４４０２のドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続されている。なお、電流制御用ＴＦＴ４４０６は図１２のｐチャネル型ＴＦＴ１１０１を用いて形成される。
従って、構造の説明はｐチャネル型ＴＦＴ１１０１の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
スイッチング用ＴＦＴ４４０２及び電流制御用ＴＦＴ４４０６の上には第１パッシベーション膜４４０８が設けられ、その上に樹脂からなる平坦化膜４４０９が形成される。平坦化膜４４０９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
また、４４１０は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４０６のドレイン配線４４１７に電気的に接続される。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
画素電極４４１０の上にはＥＬ層４４１１が形成される。なお、図２４では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。
これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
次に、ＥＬ層４４１１の上には導電膜からなる陰極４４１２が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
この陰極４４１２まで形成された時点でＥＬ素子４４１３が完成する。なお、ここでいうＥＬ素子４４１３は、画素電極（陽極）４４１０、ＥＬ層４４１１及び陰極４４１２で形成されたコンデンサを指す。
次に、本実施例における画素の上面構造を図２５（Ａ）を用いて説明する。スイッチング用ＴＦＴ４４０２のソースはソース配線４４１５に接続され、ドレインはドレイン配線４４０５に接続される。また、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続される。また、電流制御用ＴＦＴ４４０６のソースは電流供給線４４１６に電気的に接続され、ドレインはドレイン配線４４１７に電気的に接続される。また、ドレイン配線４４１７は点線で示される画素電極（陽極）４４１８に電気的に接続される。
このとき、４４１９で示される領域には保持容量が形成される。保持容量４４１９は、電流供給線４４１６と電気的に接続された半導体膜４４２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極４４０７との間で形成される。また、ゲート電極４４０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線４４１６で形成される容量も保持容量として用いることが可能である。
本実施例では、実施例８とは異なる画素構造を有したＥＬ表示装置について説明する。説明には図２６を用いる。なお、図２５と同一の符号が付してある部分については実施例８の説明を参照すれば良い。
図２６では電流制御用ＴＦＴ４５０１として図１２のｎチャネル型ＴＦＴ１１０２と同一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極４５０２はスイッチング用ＴＦＴ４４０２のドレイン配線４４０５に電気的に接続されている。また、電流制御用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５０４に電気的に接続されている。
本実施例では、導電膜からなる画素電極４５０４がＥＬ素子の陰極として機能する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
画素電極４５０４の上にはＥＬ層４５０５が形成される。なお、図２６では一画素しか図示していないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着法及び塗布法（好ましくはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビニレン）膜を設けた積層構造としている。
次に、ＥＬ層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。
この陽極４５０６まで形成された時点でＥＬ素子４５０７が完成する。なお、ここでいうＥＬ素子４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０５及び陽極４５０６で形成されたコンデンサを指す。
ＥＬ素子に加える電圧が１０Ｖ以上といった高電圧の場合には、電流制御用ＴＦＴ４５０１においてホットキャリア効果による劣化が顕在化してくる。このような場合に、電流制御用ＴＦＴ４５０１として本発明の構造のｎチャネル型ＴＦＴを用いることは有効である。
また、本実施例の電流制御用ＴＦＴ４５０１はゲート電極４５０２とＬＤＤ領域４５０９との間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで図２５（Ａ）、（Ｂ）に示した保持容量４４１９と同等の機能を持たせることも可能である。特に、ＥＬ表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量で保持容量を代用しうる。
なお、ＥＬ素子に加える電圧が１０Ｖ以下、好ましくは５Ｖ以下となった場合、上記ホットキャリア効果による劣化はさほど問題とならなくなるため、図２６においてＬＤＤ領域４５０９を省略した構造のｎチャネル型ＴＦＴを用いても良い。
本実施例では、実施例８もしくは実施例９に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図２７（Ａ）〜（Ｃ）に示す。なお、本実施例において、４６０１はスイッチング用ＴＦＴ４６０２のソース配線、４６０３はスイッチング用ＴＦＴ４６０２のゲート配線、４６０４は電流制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６０８は電流供給線、４６０７はＥＬ素子とする。
図２７（Ａ）は、二つの画素間で電流供給線４６０６を共通とした場合の例である。即ち、二つの画素が電流供給線４６０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
また、図２７（Ｂ）は、電流供給線４６０８をゲート配線４６０３と平行に設けた場合の例である。なお、図２７（Ｂ）では電流供給線４６０８とゲート配線４６０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４６０８とゲート配線４６０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
また、図２７（Ｃ）は、図２７（Ｂ）の構造と同様に電流供給線４６０８をゲート配線４６０３ａ、４６０３ｂと平行に設け、さらに、二つの画素を電流供給線４６０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４６０８をゲート配線４６０３のいずれか一方と重なるように設けることも有効である。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
本実施例では、本発明を実施したＥＬ表示装置の画素構造の例を図２８（Ａ）
、（Ｂ）に示す。なお、本実施例において、４７０１はスイッチング用ＴＦＴ４７０２のソース配線、４７０３はスイッチング用ＴＦＴ４７０２のゲート配線、４７０４は電流制御用ＴＦＴ、４７０５はコンデンサ（省略することも可能）、４７０６は電流供給線、、４７０７は電源制御用ＴＦＴ、４７０９は電源制御用ゲート配線、４７０８はＥＬ素子とする。電源制御用ＴＦＴ４７０７の動作については特願平１１−３４１２７２号を参照すると良い。
また、本実施例では電源制御用ＴＦＴ４７０７を電流制御用ＴＦＴ４７０４とＥＬ素子４７０８との間に設けているが、電源制御用ＴＦＴ４７０７とＥＬ素子４７０８との間に電流制御用ＴＦＴ４７０４が設けられた構造としても良い。また、電源制御用ＴＦＴ４７０７は電流制御用ＴＦＴ４７０４と同一構造とするか、同一の活性層で直列させて形成するのが好ましい。
また、図２８（Ａ）は、二つの画素間で電流供給線４７０６を共通とした場合の例である。即ち、二つの画素が電流供給線４７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
また、図２８（Ｂ）は、ゲート配線４７０３と平行に電流供給線４７１０を設け、ソース配線４７０１と平行に電源制御用ゲート配線４７１１を設けた場合の例である。なお、図２８（Ｂ）では電流供給線４７１０とゲート配線４７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４７１０とゲート配線４７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
本実施例では、本発明を実施したＥＬ表示装置の画素構造の例を図２９（Ａ）
、（Ｂ）に示す。なお、本実施例において、４８０１はスイッチング用ＴＦＴ４８０２のソース配線、４８０３はスイッチング用ＴＦＴ４８０２のゲート配線、４８０４は電流制御用ＴＦＴ、４８０５はコンデンサ（省略することも可能）、４８０６は電流供給線、、４８０７は消去用ＴＦＴ、４８０８は消去用ゲート配線、４８０９はＥＬ素子とする。消去用ＴＦＴ４８０７の動作については特願平１１−３３８７８６号を参照すると良い。
消去用ＴＦＴ４８０７のドレインは電流制御用ＴＦＴ４８０４のゲートに接続され、電流制御用ＴＦＴ４８０４のゲート電圧を強制的に変化させることができるようになっている。なお、消去用ＴＦＴ４８０７はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴとしても良いが、オフ電流を小さくできるようにスイッチング用ＴＦＴ４８０２と同一構造とすることが好ましい。
また、図２９（Ａ）は、二つの画素間で電流供給線４８０６を共通とした場合の例である。即ち、二つの画素が電流供給線４８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
また、図２９（Ｂ）は、ゲート配線４８０３と平行に電流供給線４８１０を設け、ソース配線４８０１と平行に消去用ゲート配線４８１１を設けた場合の例である。なお、図２９（Ｂ）では電流供給線４８１０とゲート配線４８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４８１０とゲート配線４８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
また、本発明を実施したＥＬ表示装置は画素内にいくつのＴＦＴを設けた構造としても良い。例えば、四つ乃至六つまたはそれ以上のＴＦＴを設けても構わない。本発明はＥＬ表示装置の画素構造に限定されずに実施することが可能である。

Claims (3)

  1. 第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に設けられた液晶と、を有する半導体装置であって、
    前記第１の基板は、
    ソース領域、ドレイン領域及びチャネル形成領域を有する半導体膜を活性層とするＴＦＴと、
    前記ＴＦＴ上に設けられた、開口部を有する層間絶縁膜と、
    前記層間絶縁膜上に設けられ、前記開口部を介して前記ソース領域又は前記ドレイン領域と電気的に接続された画素電極と、を有し、
    前記半導体膜は、結晶化を助長する触媒元素が導入された複数の領域から結晶成長された結晶構造を含む半導体膜からなり、
    前記結晶構造を含む半導体膜は、前記結晶成長された領域同士がぶつかる領域に形成された境界部を有し、
    前記境界部は、前記ソース領域又は前記ドレイン領域に含まれており、
    前記第２の基板は対向電極を有し、
    前記第１の基板と前記第２の基板とは、前記開口部と重なるように前記画素電極上に設けられたスペーサを介して貼り合わされていることを特徴とする半導体装置。
  2. 第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に設けられた液晶と、を有する半導体装置であって、
    前記第１の基板は、
    ソース領域、ドレイン領域及び複数のチャネル形成領域を有する半導体膜を活性層とするＴＦＴと、
    前記ＴＦＴ上に設けられた、開口部を有する層間絶縁膜と、
    前記層間絶縁膜上に設けられ、前記開口部を介して前記ソース領域又は前記ドレイン領域と電気的に接続された画素電極と、を有し、
    前記半導体膜は、結晶化を助長する触媒元素が導入された複数の領域から結晶成長された結晶構造を含む半導体膜からなり、
    前記結晶構造を含む半導体膜は、前記結晶成長された領域同士がぶつかる領域に形成された境界部を有し、
    前記境界部は、前記複数のチャネル形成領域の間に設けられ、
    前記第２の基板は対向電極を有し、
    前記第１の基板と前記第２の基板とは、前記開口部と重なるように前記画素電極上に設けられたスペーサを介して貼り合わされていることを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記結晶化を助長する触媒元素は、Ｎｉ、Ｆｅ、Ｃｏ、Ｃｕ、Ｇｅ、Ｐｄから選ばれた一種または複数種類の元素であることを特徴とする半導体装置。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4298131B2 (ja) * 1999-05-14 2009-07-15 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
TW459275B (en) * 1999-07-06 2001-10-11 Semiconductor Energy Lab Semiconductor device and method of fabricating the same
US7002659B1 (en) 1999-11-30 2006-02-21 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal panel and liquid crystal projector
KR100477103B1 (ko) 2001-12-19 2005-03-18 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 멀티플 게이트 박막트랜지스터 및 그의 제조방법
KR100477102B1 (ko) 2001-12-19 2005-03-17 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 멀티플 게이트씨모스 박막 트랜지스터 및 그의 제조방법
KR100426031B1 (ko) * 2001-12-29 2004-04-03 엘지.필립스 엘시디 주식회사 능동행렬 유기전기발광소자 및 그의 제조 방법
JP4190798B2 (ja) * 2002-05-08 2008-12-03 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタ及びその製造方法
JP4338948B2 (ja) * 2002-08-01 2009-10-07 株式会社半導体エネルギー研究所 カーボンナノチューブ半導体素子の作製方法
US8350466B2 (en) 2004-09-17 2013-01-08 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7753751B2 (en) 2004-09-29 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating the display device
US8772783B2 (en) * 2004-10-14 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Display device
US8138502B2 (en) 2005-08-05 2012-03-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and manufacturing method thereof
US8106865B2 (en) 2006-06-02 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP2007329267A (ja) * 2006-06-07 2007-12-20 Toshiba Corp 荷電粒子線描画装置及び荷電粒子線描画方法
IL176673A0 (en) * 2006-07-03 2007-07-04 Fermon Israel A variably displayable mobile device keyboard
DE602008006537D1 (de) * 2007-03-02 2011-06-09 Spinealign Medical Inc Fraktur-fixationssystem
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
US8013633B2 (en) * 2007-06-20 2011-09-06 Hewlett-Packard Development Company, L.P. Thin film transistor logic
KR100889626B1 (ko) 2007-08-22 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법
KR100889627B1 (ko) 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR20100132020A (ko) * 2008-02-29 2010-12-16 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 균일한 결정질 ｓｉ 막들을 제조하는 리소그래피 방법
KR100982310B1 (ko) 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100989136B1 (ko) 2008-04-11 2010-10-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101002666B1 (ko) 2008-07-14 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
US8610155B2 (en) 2008-11-18 2013-12-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, method for manufacturing the same, and cellular phone
TWI607670B (zh) 2009-01-08 2017-12-01 半導體能源研究所股份有限公司 發光裝置及電子裝置
US8471973B2 (en) * 2009-06-12 2013-06-25 Au Optronics Corporation Pixel designs of improving the aperture ratio in an LCD
US8576209B2 (en) 2009-07-07 2013-11-05 Semiconductor Energy Laboratory Co., Ltd. Display device
KR20130089044A (ko) * 2012-02-01 2013-08-09 삼성디스플레이 주식회사 반도체 장치 및 그를 구비하는 평판표시장치
TWI477874B (zh) * 2012-03-28 2015-03-21 E Ink Holdings Inc 顯示裝置及其製作方法
US9726940B2 (en) * 2013-12-26 2017-08-08 Sharp Kabushiki Kaisha Active matrix substrate manufacturing method, display apparatus manufacturing method, and display apparatus
TWI577840B (zh) * 2014-04-29 2017-04-11 中美矽晶製品股份有限公司 多晶矽鑄錠與來自其的矽晶圓
CN106688115B (zh) 2014-09-12 2019-06-14 世迈克琉明有限公司 半导体发光元件的制造方法
CN117739838A (zh) * 2023-09-28 2024-03-22 上海新昇半导体科技有限公司 一种直拉单晶硅直径测量方法、装置和直拉单晶硅生长装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04286335A (ja) * 1991-03-15 1992-10-12 Seiko Epson Corp 薄膜半導体装置の製造方法
JPH06296020A (ja) * 1993-02-15 1994-10-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその製造方法
JPH1062789A (ja) * 1996-08-23 1998-03-06 Sharp Corp 液晶表示装置及びその製造方法
JPH10209465A (ja) * 1997-01-20 1998-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3404198A (en) 1965-07-30 1968-10-01 Ashland Oil Inc Phenol-formaldehyde-urea resin and method of preparation
JPS59222817A (ja) * 1983-06-02 1984-12-14 Asahi Glass Co Ltd 液晶表示装置
JPS61184518A (ja) 1985-02-12 1986-08-18 Semiconductor Energy Lab Co Ltd 液晶表示装置作成方法
US4775225A (en) * 1985-05-16 1988-10-04 Canon Kabushiki Kaisha Liquid crystal device having pillar spacers with small base periphery width in direction perpendicular to orientation treatment
US5963288A (en) * 1987-08-20 1999-10-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal device having sealant and spacers made from the same material
JPS6350817A (ja) * 1986-08-20 1988-03-03 Semiconductor Energy Lab Co Ltd 液晶電気光学装置作製方法
US5379139A (en) * 1986-08-20 1995-01-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal device and method for manufacturing same with spacers formed by photolithography
US5327001A (en) * 1987-09-09 1994-07-05 Casio Computer Co., Ltd. Thin film transistor array having single light shield layer over transistors and gate and drain lines
DE3732519A1 (de) * 1987-09-26 1989-04-06 Olympia Aeg Anordnung zum eingeben und verarbeiten von zeichen und/oder grafischen mustern
JP2742057B2 (ja) 1988-07-14 1998-04-22 シャープ株式会社 薄膜ｅｌパネル
JP2720473B2 (ja) * 1988-09-21 1998-03-04 セイコーエプソン株式会社 薄膜トランジスタ及びその製造方法
US5189405A (en) 1989-01-26 1993-02-23 Sharp Kabushiki Kaisha Thin film electroluminescent panel
JPH0329291A (ja) 1989-06-27 1991-02-07 Sumitomo Bakelite Co Ltd 有機分散型ｅｌランプ用捕水フィルム
US5062198A (en) * 1990-05-08 1991-11-05 Keytec, Inc. Method of making a transparent touch screen switch assembly
JPH04133036A (ja) * 1990-09-25 1992-05-07 Seiko Instr Inc 光弁基板用単結晶薄膜半導体装置
JP2794678B2 (ja) * 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
CA2082136C (en) * 1991-11-08 1998-01-06 Hiroshi Tsujioka Coordinates input device
US5739882A (en) * 1991-11-18 1998-04-14 Semiconductor Energy Laboratory Co., Ltd. LCD polymerized column spacer formed on a modified substrate, from an acrylic resin, on a surface having hydrophilic and hydrophobic portions, or at regular spacings
JPH05281558A (ja) 1992-04-03 1993-10-29 Toshiba Corp 液晶表示素子
JPH05289109A (ja) * 1992-04-08 1993-11-05 Sony Corp 液晶表示装置
JP3251690B2 (ja) 1992-06-01 2002-01-28 株式会社東芝 液晶表示素子
EP0603420B1 (en) * 1992-07-15 2001-06-13 Kabushiki Kaisha Toshiba Liquid crystal display
JPH0659228A (ja) 1992-08-12 1994-03-04 Toshiba Corp 液晶表示素子の製造方法
JP2924506B2 (ja) * 1992-10-27 1999-07-26 日本電気株式会社 アクティブマトリックス型液晶表示装置の画素構造
JP3497198B2 (ja) 1993-02-03 2004-02-16 株式会社半導体エネルギー研究所 半導体装置および薄膜トランジスタの作製方法
US5843225A (en) 1993-02-03 1998-12-01 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor and process for fabricating semiconductor device
EP0612102B1 (en) 1993-02-15 2001-09-26 Semiconductor Energy Laboratory Co., Ltd. Process for the fabrication of a crystallised semiconductor layer
JP3562588B2 (ja) * 1993-02-15 2004-09-08 株式会社半導体エネルギー研究所 半導体装置の製造方法
US6997985B1 (en) * 1993-02-15 2006-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
JP3210126B2 (ja) 1993-03-15 2001-09-17 株式会社東芝 液晶表示装置の製造方法
US5539545A (en) * 1993-05-18 1996-07-23 Semiconductor Energy Laboratory Co., Ltd. Method of making LCD in which resin columns are cured and the liquid crystal is reoriented
JPH06332011A (ja) * 1993-05-18 1994-12-02 Sony Corp 半導体集合基板及び半導体装置
US5481121A (en) 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
KR100186886B1 (ko) * 1993-05-26 1999-04-15 야마자끼 승페이 반도체장치 제작방법
JP2791858B2 (ja) 1993-06-25 1998-08-27 株式会社半導体エネルギー研究所 半導体装置作製方法
US5594569A (en) 1993-07-22 1997-01-14 Semiconductor Energy Laboratory Co., Ltd. Liquid-crystal electro-optical apparatus and method of manufacturing the same
JP2762215B2 (ja) 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JPH07335904A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜半導体集積回路
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
TW272319B (ja) 1993-12-20 1996-03-11 Sharp Kk
JP3269734B2 (ja) 1994-06-21 2002-04-02 シャープ株式会社 半導体装置及びその製造方法
JP3109967B2 (ja) * 1993-12-28 2000-11-20 キヤノン株式会社 アクティブマトリクス基板の製造方法
JP3378078B2 (ja) 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors
JP2547523B2 (ja) * 1994-04-04 1996-10-23 インターナショナル・ビジネス・マシーンズ・コーポレイション 液晶表示装置及びその製造方法
JP3192546B2 (ja) 1994-04-15 2001-07-30 シャープ株式会社 半導体装置およびその製造方法
JP3067949B2 (ja) 1994-06-15 2000-07-24 シャープ株式会社 電子装置および液晶表示装置
DE69529493T2 (de) * 1994-06-20 2003-10-30 Canon K.K., Tokio/Tokyo Anzeigevorrichtung und Verfahren zu ihrer Herstellung
JP3894969B2 (ja) 1994-09-30 2007-03-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5915174A (en) 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
JP3277082B2 (ja) * 1994-11-22 2002-04-22 シャープ株式会社 半導体装置およびその製造方法
JPH08248427A (ja) 1995-03-13 1996-09-27 Semiconductor Energy Lab Co Ltd 液晶表示装置
JPH08297286A (ja) * 1995-04-26 1996-11-12 Internatl Business Mach Corp <Ibm> 液晶表示装置
US5771562A (en) 1995-05-02 1998-06-30 Motorola, Inc. Passivation of organic devices
JPH0926603A (ja) * 1995-05-08 1997-01-28 Semiconductor Energy Lab Co Ltd 表示装置
JPH0973093A (ja) 1995-09-06 1997-03-18 Toshiba Electron Eng Corp 液晶表示装置、及びその製造方法
TW373098B (en) * 1995-09-06 1999-11-01 Toshiba Corp Liquid crystal exposure component and its fabricating method
TW439003B (en) 1995-11-17 2001-06-07 Semiconductor Energy Lab Display device
US5686360A (en) 1995-11-30 1997-11-11 Motorola Passivation of organic devices
US5811177A (en) 1995-11-30 1998-09-22 Motorola, Inc. Passivation of electroluminescent organic devices
JP3124480B2 (ja) 1995-12-12 2001-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW309633B (ja) 1995-12-14 1997-07-01 Handotai Energy Kenkyusho Kk
JP3310152B2 (ja) 1996-01-18 2002-07-29 株式会社東芝 液晶表示装置およびその製造方法
JP3647542B2 (ja) * 1996-02-20 2005-05-11 株式会社半導体エネルギー研究所 液晶表示装置
US6236445B1 (en) * 1996-02-22 2001-05-22 Hughes Electronics Corporation Method for making topographic projections
JPH1054999A (ja) * 1996-06-04 1998-02-24 Canon Inc 表示装置とその製造法
JP3871736B2 (ja) * 1996-06-25 2007-01-24 株式会社半導体エネルギー研究所 液晶表示装置及び撮影装置及び情報処理装置
US5986729A (en) * 1996-07-10 1999-11-16 Matsushita Electric Industrial Co., Ltd. Liquid crystal display device and method of manufacturing the same
US5693956A (en) 1996-07-29 1997-12-02 Motorola Inverted oleds on hard plastic substrate
JPH1048667A (ja) * 1996-08-01 1998-02-20 Seiko Epson Corp 液晶パネル用基板およびその製造方法並びに投射型表示装置
JPH1068955A (ja) 1996-08-29 1998-03-10 Toshiba Corp 液晶表示素子
JPH1091099A (ja) * 1996-09-18 1998-04-10 Toshiba Corp 液晶表示装置
JPH1096955A (ja) 1996-09-24 1998-04-14 Toshiba Corp 液晶表示装置
US5973763A (en) * 1996-10-16 1999-10-26 Seiko Epson Corporation Liquid crystal device including supporting columns
JP3525316B2 (ja) * 1996-11-12 2004-05-10 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
JP3792324B2 (ja) * 1996-12-06 2006-07-05 セイコーエプソン株式会社 液晶パネル用基板およびその製造方法並びに液晶パネルおよび投写型表示装置
JPH11133463A (ja) 1997-10-31 1999-05-21 Semiconductor Energy Lab Co Ltd アクティブマトリクス型液晶表示装置及び電子機器
US6088070A (en) 1997-01-17 2000-07-11 Semiconductor Energy Laboratory Co., Ltd. Active matrix liquid crystal with capacitor between light blocking film and pixel connecting electrode
TW386238B (en) 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3980117B2 (ja) * 1997-04-26 2007-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5831710A (en) * 1997-02-06 1998-11-03 International Business Machines Corporation Liquid crystal display
JPH10228022A (ja) 1997-02-17 1998-08-25 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその作製方法
JP3782194B2 (ja) * 1997-02-28 2006-06-07 株式会社東芝 アクティブマトリクス型液晶表示装置
TW379360B (en) 1997-03-03 2000-01-11 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3032801B2 (ja) 1997-03-03 2000-04-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5952778A (en) 1997-03-18 1999-09-14 International Business Machines Corporation Encapsulated organic light emitting device
JPH10268316A (ja) 1997-03-24 1998-10-09 Toshiba Corp 液晶表示素子の製造方法
JP3871764B2 (ja) * 1997-03-26 2007-01-24 株式会社半導体エネルギー研究所 反射型の表示装置
JPH10268361A (ja) 1997-03-27 1998-10-09 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその製造方法
US5978063A (en) * 1997-04-15 1999-11-02 Xerox Corporation Smart spacers for active matrix liquid crystal projection light valves
JP3290375B2 (ja) 1997-05-12 2002-06-10 松下電器産業株式会社 有機電界発光素子
JP3998755B2 (ja) 1997-05-22 2007-10-31 株式会社半導体エネルギー研究所 半導体表示装置
JPH10339889A (ja) 1997-06-09 1998-12-22 Semiconductor Energy Lab Co Ltd 電気光学装置およびその製造方法
JPH10325959A (ja) 1997-05-26 1998-12-08 Semiconductor Energy Lab Co Ltd 表示装置
US6465268B2 (en) * 1997-05-22 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing an electro-optical device
US6198220B1 (en) 1997-07-11 2001-03-06 Emagin Corporation Sealing structure for organic light emitting devices
JPH1184386A (ja) 1997-09-01 1999-03-26 Toshiba Corp アクティブマトリクス型液晶表示装置
US6717356B1 (en) 1997-09-18 2004-04-06 Lg Electronics Inc. Organic electroluminescent device with trapezoidal walls
JP3919900B2 (ja) * 1997-09-19 2007-05-30 株式会社半導体エネルギー研究所 液晶表示装置およびその作製方法
JP4159633B2 (ja) 1997-09-19 2008-10-01 株式会社半導体エネルギー研究所 半導体装置およびその作製方法並びに電子機器
JPH1195194A (ja) 1997-09-24 1999-04-09 Toshiba Electronic Engineering Corp 液晶表示素子およびその製造方法
JP3489409B2 (ja) * 1997-09-26 2004-01-19 セイコーエプソン株式会社 液晶表示パネルの製造方法及び液晶表示パネル
JP3699828B2 (ja) * 1997-10-06 2005-09-28 シャープ株式会社 液晶表示素子およびその製造方法
KR100249784B1 (ko) 1997-11-20 2000-04-01 정선종 고분자복합막을이용한유기물혹은고분자전기발광소자의패키징방법
JPH11295746A (ja) * 1998-02-16 1999-10-29 Sharp Corp 液晶素子の製造方法、液晶注入装置および液晶注入システム
JP4011725B2 (ja) * 1998-04-24 2007-11-21 東芝松下ディスプレイテクノロジー株式会社 液晶表示装置
JPH11341272A (ja) 1998-05-22 1999-12-10 Noritsu Koki Co Ltd 画像処理装置及び画像処理方法
JPH11338786A (ja) 1998-05-29 1999-12-10 Pfu Ltd 主記憶アドレスバス診断方法およびその診断装置並びに記録媒体
KR100282393B1 (ko) 1998-06-17 2001-02-15 구자홍 유기이엘(el)디스플레이소자제조방법
US6146225A (en) 1998-07-30 2000-11-14 Agilent Technologies, Inc. Transparent, flexible permeability barrier for organic electroluminescent devices
JP3104687B2 (ja) * 1998-08-28 2000-10-30 日本電気株式会社 液晶表示装置
KR100324914B1 (ko) * 1998-09-25 2002-02-28 니시무로 타이죠 기판의 검사방법
JP3661443B2 (ja) * 1998-10-27 2005-06-15 株式会社日立製作所 アクティブマトリクス液晶表示装置
US6274887B1 (en) 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
KR100327696B1 (ko) * 1998-11-16 2002-03-09 니시무로 타이죠 액정표시장치 및 착색층 부재
US6465115B2 (en) 1998-12-09 2002-10-15 Eastman Kodak Company Electroluminescent device with anthracene derivatives hole transport layer
US6285247B1 (en) * 1999-01-21 2001-09-04 Agere Systems Guardian Corporation Optimized low voltage CMOS operation
JP4372943B2 (ja) * 1999-02-23 2009-11-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US7821065B2 (en) * 1999-03-02 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same
US6531993B1 (en) * 1999-03-05 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Active matrix type display device
JP4298131B2 (ja) * 1999-05-14 2009-07-15 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP2001005007A (ja) * 1999-06-18 2001-01-12 Hitachi Ltd 液晶表示装置
TW459275B (en) * 1999-07-06 2001-10-11 Semiconductor Energy Lab Semiconductor device and method of fabricating the same
JP3942770B2 (ja) 1999-09-22 2007-07-11 株式会社半導体エネルギー研究所 Ｅｌ表示装置及び電子装置
US6413645B1 (en) 2000-04-20 2002-07-02 Battelle Memorial Institute Ultrabarrier substrates
US6226890B1 (en) 2000-04-07 2001-05-08 Eastman Kodak Company Desiccation of moisture-sensitive electronic devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04286335A (ja) * 1991-03-15 1992-10-12 Seiko Epson Corp 薄膜半導体装置の製造方法
JPH06296020A (ja) * 1993-02-15 1994-10-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその製造方法
JPH1062789A (ja) * 1996-08-23 1998-03-06 Sharp Corp 液晶表示装置及びその製造方法
JPH10209465A (ja) * 1997-01-20 1998-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Also Published As

Publication number Publication date
US8314426B2 (en) 2012-11-20
US20120062809A1 (en) 2012-03-15
US6909115B2 (en) 2005-06-21
EP1052700A1 (en) 2000-11-15
EP2105966A3 (en) 2011-03-23
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US20030173567A1 (en) 2003-09-18
US20050269569A1 (en) 2005-12-08
JP2016208043A (ja) 2016-12-08
JP2019204959A (ja) 2019-11-28
US7696514B2 (en) 2010-04-13
JP2014239241A (ja) 2014-12-18
JP2001036094A (ja) 2001-02-09
EP2105966B1 (en) 2017-08-23
JP2015222429A (ja) 2015-12-10
US8026518B2 (en) 2011-09-27
EP2264764A2 (en) 2010-12-22
US6680487B1 (en) 2004-01-20
JP2018160693A (ja) 2018-10-11

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