JPH01100972A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01100972A JPH01100972A JP62259160A JP25916087A JPH01100972A JP H01100972 A JPH01100972 A JP H01100972A JP 62259160 A JP62259160 A JP 62259160A JP 25916087 A JP25916087 A JP 25916087A JP H01100972 A JPH01100972 A JP H01100972A
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- JP
- Japan
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- gate
- film
- channel transistor
- transistors
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
狡！立互
本発明は半導体装置、特にＣ−ＭＯ８型薄膜トランジス
ター（Ｔ Ｐ Ｔ）のゲート電極の改良に関する。
ター（Ｔ Ｐ Ｔ）のゲート電極の改良に関する。
災米技宜
同−基板上にｎ−チャンネルＴＰＴ及びｐ−チャンネル
ＴＰＴを隣接して設けた半導体装置。
ＴＰＴを隣接して設けた半導体装置。
例えばＣ−ＭＯ８型ＴＰＴには活性層（ソース・ドレイ
ン領域を含む）の材料としてポリシリコン（ｐｏｌｙ−
Ｓ ｉ）のようなＳｉ半導体が、またゲート電極の材料
として高融点金属の他にｐｏｌｙ−Ｓ Ｌが広く使用さ
れている。この種のＴＰＴの製造方法としては例えば第
１図に示すように、まずガラス板のような絶縁基板１上
に減圧ＣＶＤ法でＳｉ半導体、例えばｐｏｌｙ−Ｓ ｉ
膜を形成し、ｎ−チャンネル及びＰ−チャンネルのトラ
ンジスターとなる部分を残してパターンニングしてｐｏ
ｌｙ−ｓｉ活性層２，２′を形成する〔第１図ａ）〕。
ン領域を含む）の材料としてポリシリコン（ｐｏｌｙ−
Ｓ ｉ）のようなＳｉ半導体が、またゲート電極の材料
として高融点金属の他にｐｏｌｙ−Ｓ Ｌが広く使用さ
れている。この種のＴＰＴの製造方法としては例えば第
１図に示すように、まずガラス板のような絶縁基板１上
に減圧ＣＶＤ法でＳｉ半導体、例えばｐｏｌｙ−Ｓ ｉ
膜を形成し、ｎ−チャンネル及びＰ−チャンネルのトラ
ンジスターとなる部分を残してパターンニングしてｐｏ
ｌｙ−ｓｉ活性層２，２′を形成する〔第１図ａ）〕。
ついで熱酸化によりゲート絶縁膜３．３″を形成し、引
続き両トランジスターに前述のような方法でｐｏｌｙ−
Ｓ ｉゲート膜４を形成し、その上からイオン打込法に
より不純物イオン、例えばＰ０イオン５を打込んでこの
ｐｏｌｙ−Ｓ ｉ膜４全体にこの不純物イオンを拡散、
低抵抗化させる〔第１図ｂ））。次に両トランジスター
をレジスト膜６，６′を残してパターンニングしてゲー
ト絶縁膜はゲート絶縁層、ゲート膜はゲート電極とする
〔第１図Ｃ）〕０次に一方のトランジスター、例えばｎ
−チャンネルトランジスター全体を新たなレジスト膜７
で被覆した後、前述のような方法でＢ０イオン８を打込
んでｐ−チャンネルトランジスターの活性層２′内ソー
ス・ドレイン領域にこの不純物イオンを拡散、低抵抗化
させる〔第１図ｄ）〕、引続きレジスト膜６．６’、７
を剥離後、今度はＰ−チャンネルトランジスターを新た
なレジスト膜９で被覆して前記とは異種の不純物イオン
、例えばＰ０イオンｌＯを打込んでｎ−チャンネルトラ
ンジスターの活性層２内ソース・ドレイン領域にこの不
純物イオンを拡散、低抵抗化させる〔第１図ｅ）〕。
続き両トランジスターに前述のような方法でｐｏｌｙ−
Ｓ ｉゲート膜４を形成し、その上からイオン打込法に
より不純物イオン、例えばＰ０イオン５を打込んでこの
ｐｏｌｙ−Ｓ ｉ膜４全体にこの不純物イオンを拡散、
低抵抗化させる〔第１図ｂ））。次に両トランジスター
をレジスト膜６，６′を残してパターンニングしてゲー
ト絶縁膜はゲート絶縁層、ゲート膜はゲート電極とする
〔第１図Ｃ）〕０次に一方のトランジスター、例えばｎ
−チャンネルトランジスター全体を新たなレジスト膜７
で被覆した後、前述のような方法でＢ０イオン８を打込
んでｐ−チャンネルトランジスターの活性層２′内ソー
ス・ドレイン領域にこの不純物イオンを拡散、低抵抗化
させる〔第１図ｄ）〕、引続きレジスト膜６．６’、７
を剥離後、今度はＰ−チャンネルトランジスターを新た
なレジスト膜９で被覆して前記とは異種の不純物イオン
、例えばＰ０イオンｌＯを打込んでｎ−チャンネルトラ
ンジスターの活性層２内ソース・ドレイン領域にこの不
純物イオンを拡散、低抵抗化させる〔第１図ｅ）〕。
レジスト膜９を除去後、最後に両トランジスターに常法
によりＳｉｎ、のような層間絶縁膜１１を形成し、更に
コンタクトホール形成後、ＡΩのような金属を蒸着して
金属電極１２を形成後、パターンニングすればＣ−ＭＯ
５型ＴＰＴが得られる〔第１図ｆ）〕、なおこのＣ−Ｍ
Ｏ３型ＴＰＴの平面図を第２図〔図中Ａ−Ｂ部分の断面
図は第１図ｆ）に相当〕に示す。
によりＳｉｎ、のような層間絶縁膜１１を形成し、更に
コンタクトホール形成後、ＡΩのような金属を蒸着して
金属電極１２を形成後、パターンニングすればＣ−ＭＯ
５型ＴＰＴが得られる〔第１図ｆ）〕、なおこのＣ−Ｍ
Ｏ３型ＴＰＴの平面図を第２図〔図中Ａ−Ｂ部分の断面
図は第１図ｆ）に相当〕に示す。
第１図の製造方法ではゲート電極は例えばｎ型の単一極
性となるが、 ｄ）及びｅ）の工程でフォトリソグラフ
ィー・エツチングが２回必要なこと及びイオン打込法を
採用しているため、コスト高は免がれない、そこで第３
図のような製造方法が提案されている。この方法ではま
ず第１図ａ）の工程と同様に基板１上にｐｏｌｙ−Ｓ
ｉ活性層２，２′を形成する〔第３図ａ）〕０次にゲー
ト膜の低抵抗化を行なわない他は第１図ｂ）の工程と同
様にして各活性層２，２′上にゲート絶縁膜３，３′を
形成し、引続き両トランジスターにｐｏｌｙ−Ｓ ｉ膜
４を形成する〔第３図ｂ））、次にレジスト膜を残さな
い他は第１図Ｃ）の工程と同様に各トランジスターのゲ
ート膜及び絶縁膜をパターンニングする〔第３図Ｃ）〕
。
性となるが、 ｄ）及びｅ）の工程でフォトリソグラフ
ィー・エツチングが２回必要なこと及びイオン打込法を
採用しているため、コスト高は免がれない、そこで第３
図のような製造方法が提案されている。この方法ではま
ず第１図ａ）の工程と同様に基板１上にｐｏｌｙ−Ｓ
ｉ活性層２，２′を形成する〔第３図ａ）〕０次にゲー
ト膜の低抵抗化を行なわない他は第１図ｂ）の工程と同
様にして各活性層２，２′上にゲート絶縁膜３，３′を
形成し、引続き両トランジスターにｐｏｌｙ−Ｓ ｉ膜
４を形成する〔第３図ｂ））、次にレジスト膜を残さな
い他は第１図Ｃ）の工程と同様に各トランジスターのゲ
ート膜及び絶縁膜をパターンニングする〔第３図Ｃ）〕
。
次に一方のトランジスター、例えばｎ−チャンネ、ルト
ランジスターを塗布又はＣＶＤ法により燐系（燐ガラス
系）不純物拡散剤膜１３で被覆し。
ランジスターを塗布又はＣＶＤ法により燐系（燐ガラス
系）不純物拡散剤膜１３で被覆し。
引続き両トランジスターを一塗布又はＣＶＤ法により硼
素系（硼素ガラス系）拡散剤膜１４で被覆した後、これ
を９００〜１１００℃で高温熱処理することによりｎ−
チャンネルトランジスターのゲート層及び活性層２内ソ
ース・ドレイン領域にはＰ９イオンを、またｐ−チャン
ネルトランジスターのゲート層及び活性層２′内ソース
・ドレイン領域にはＢ０イオンを拡散、低抵抗化させる
〔第３図ｄ）〕、以下、第１図ｆ）の場合と同様、不要
な皮膜を除去後、層間絶縁膜１１．コンタクトホール及
び金属電極１２を形成すればＣ−ＭＯ８型ＴＰＴが完成
する。なおこのＣ−ＭＯ８型ＴＰＴの平面図を第４図（
図中Ａ−Ｂ部分は第３図ｆ）に相当〕に示した。
素系（硼素ガラス系）拡散剤膜１４で被覆した後、これ
を９００〜１１００℃で高温熱処理することによりｎ−
チャンネルトランジスターのゲート層及び活性層２内ソ
ース・ドレイン領域にはＰ９イオンを、またｐ−チャン
ネルトランジスターのゲート層及び活性層２′内ソース
・ドレイン領域にはＢ０イオンを拡散、低抵抗化させる
〔第３図ｄ）〕、以下、第１図ｆ）の場合と同様、不要
な皮膜を除去後、層間絶縁膜１１．コンタクトホール及
び金属電極１２を形成すればＣ−ＭＯ８型ＴＰＴが完成
する。なおこのＣ−ＭＯ８型ＴＰＴの平面図を第４図（
図中Ａ−Ｂ部分は第３図ｆ）に相当〕に示した。
第３図の製造方法では両トランジスターのゲート層及び
ソース・ドレイン領域に不純物を同時に拡散することが
可能であるが、第４図に示すように不純物拡散剤膜の高
温熱処理の際得られるゲート電極間に高抵抗のｐ−ｎ接
合が生じる結果、駆動速度の低下を招く原因となる。
ソース・ドレイン領域に不純物を同時に拡散することが
可能であるが、第４図に示すように不純物拡散剤膜の高
温熱処理の際得られるゲート電極間に高抵抗のｐ−ｎ接
合が生じる結果、駆動速度の低下を招く原因となる。
ｌ−一孜
本発明の目的はｎ−１ｐ−両チヤンネルトランジスター
のゲート層及びソース・ドレイン領域への不純物拡散を
１回の熱処理で行なって工程の簡略化及び低コスト化を
計ると共に、ｐ−ｎ接合部を低抵抗化して駆動速度の向
上を計った半導体装置を提供することである。
のゲート層及びソース・ドレイン領域への不純物拡散を
１回の熱処理で行なって工程の簡略化及び低コスト化を
計ると共に、ｐ−ｎ接合部を低抵抗化して駆動速度の向
上を計った半導体装置を提供することである。
ｌ−一良
本発明の半導体装置は同一絶縁基板上に、各々Ｓｉ半導
体系活性層及びｐｏｌｙ−Ｓ Ｌ系ゲート電極を有し、
且つｎ−チャンネルトランジスターのゲート電極とＰ−
チャンネルトランジスターのゲート電極との接触部分に
ｐ−ｎ接合が形成された。ｎ−チャンネル薄膜トランジ
スター及びＰ−チャンネル薄膜トランジスターを隣接し
て設けた半導体装置において１、前記両ゲートの少なく
ともｐ−ｎ接合部分及びその近傍と基板との間にＷ、Ｍ
ｏ、Ｔｉ、Ｔａ、Ｃｒ又はそれらの合金からなる金属層
を設けたことを特徴とするものである。
体系活性層及びｐｏｌｙ−Ｓ Ｌ系ゲート電極を有し、
且つｎ−チャンネルトランジスターのゲート電極とＰ−
チャンネルトランジスターのゲート電極との接触部分に
ｐ−ｎ接合が形成された。ｎ−チャンネル薄膜トランジ
スター及びＰ−チャンネル薄膜トランジスターを隣接し
て設けた半導体装置において１、前記両ゲートの少なく
ともｐ−ｎ接合部分及びその近傍と基板との間にＷ、Ｍ
ｏ、Ｔｉ、Ｔａ、Ｃｒ又はそれらの合金からなる金属層
を設けたことを特徴とするものである。
このように本発明の半導体装置は第４図の半導体装置を
改良したもので、第６図に示すように両ゲート電極の接
触部分に形成されたｐ−ｎ接合部及びその近傍と基板１
との間に金属層１５を有している。
改良したもので、第６図に示すように両ゲート電極の接
触部分に形成されたｐ−ｎ接合部及びその近傍と基板１
との間に金属層１５を有している。
本発明の半導体装置を作るにはまず従来の第１図ａ）工
程と同様に基板１上にＳＬ半導体活性層１例えばｐｏｌ
ｙ−Ｓ Ｌ活性層２，２′を形成し、引続き熱酸化を行
なって各トランジスターにＳｉｏ、ゲート絶縁膜３，３
′を形成した後、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ又はそれ
らの合金の１種、例えばＣｒを蒸着、スパッタリング等
の方法で成膜して１０００〜５０００人厚程度の金属膜
を形成する。以下の工程は第６図によっつで説明する。
程と同様に基板１上にＳＬ半導体活性層１例えばｐｏｌ
ｙ−Ｓ Ｌ活性層２，２′を形成し、引続き熱酸化を行
なって各トランジスターにＳｉｏ、ゲート絶縁膜３，３
′を形成した後、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ又はそれ
らの合金の１種、例えばＣｒを蒸着、スパッタリング等
の方法で成膜して１０００〜５０００人厚程度の金属膜
を形成する。以下の工程は第６図によっつで説明する。
第６図は第５図Ｃ−Ｄ部の製造工程の断面図で、まず前
述のようにして形成された金属膜をｐ−ｎ接合が生じる
位置でパターンニングし、金属層１５とする〔第６図ａ
））。続いて両トランジスターに減圧ＣＶＤ法によりｐ
ｏｌｙ−Ｓ ｉゲート膜４を形成する〔第６図ｂ）〕０
次に第３図Ｃ）〜ｅ）工程と同様に各トランジスターの
ゲート膜及び絶縁膜をパターンニングし〔第６図ｂ））
、更に一方のトランジスター、例えばｎ−チャンネルト
ランジスター全体を塗布又はＣＶＤ法により燐系（燐ガ
ラス系）不純物拡散剤膜１３で被覆し、引続き両トラン
ジスターを塗布又はＣＶＤ法により硼素系（硼素ガラス
系）拡散剤膜１４で被覆した後、これを９００〜１１０
０℃で高温熱処理することによりｎ−チャンネルトラン
ジスターのゲート層及び活性層２内ソース・ドレイン領
域にはＰ０イオンを、またｐ−チャンネルトランジスタ
ーのゲート層及び活性層２′内ソース・ドレイン領域に
はＢ０イオンを拡散、低抵抗化させる〔第６図Ｃ）に相
当〕。以下、第１図ｆ）の場合と同様、不要な皮膜を除
去後１層間絶縁膜１１、コンタクトホール及び金属電極
１２を形成すれば本発明のＣ−ＭＯ８型ＴＰＴが完成す
る〔第６図ｄ）に相当〕、なお以上の説明がら判るよう
に、第３図ｄ）、即ち第６図Ｃ）の工程でゲート膜４は
金属層１５上でｎ型ゲート電極４とｐ型ゲート電極４′
とに分かれ、ｐ−ｎ接合を形成するが、このｐ−ｎ接合
は下層の金属層により低抵抗（又は導通）状態となる。
述のようにして形成された金属膜をｐ−ｎ接合が生じる
位置でパターンニングし、金属層１５とする〔第６図ａ
））。続いて両トランジスターに減圧ＣＶＤ法によりｐ
ｏｌｙ−Ｓ ｉゲート膜４を形成する〔第６図ｂ）〕０
次に第３図Ｃ）〜ｅ）工程と同様に各トランジスターの
ゲート膜及び絶縁膜をパターンニングし〔第６図ｂ））
、更に一方のトランジスター、例えばｎ−チャンネルト
ランジスター全体を塗布又はＣＶＤ法により燐系（燐ガ
ラス系）不純物拡散剤膜１３で被覆し、引続き両トラン
ジスターを塗布又はＣＶＤ法により硼素系（硼素ガラス
系）拡散剤膜１４で被覆した後、これを９００〜１１０
０℃で高温熱処理することによりｎ−チャンネルトラン
ジスターのゲート層及び活性層２内ソース・ドレイン領
域にはＰ０イオンを、またｐ−チャンネルトランジスタ
ーのゲート層及び活性層２′内ソース・ドレイン領域に
はＢ０イオンを拡散、低抵抗化させる〔第６図Ｃ）に相
当〕。以下、第１図ｆ）の場合と同様、不要な皮膜を除
去後１層間絶縁膜１１、コンタクトホール及び金属電極
１２を形成すれば本発明のＣ−ＭＯ８型ＴＰＴが完成す
る〔第６図ｄ）に相当〕、なお以上の説明がら判るよう
に、第３図ｄ）、即ち第６図Ｃ）の工程でゲート膜４は
金属層１５上でｎ型ゲート電極４とｐ型ゲート電極４′
とに分かれ、ｐ−ｎ接合を形成するが、このｐ−ｎ接合
は下層の金属層により低抵抗（又は導通）状態となる。
以上の方法で用いられる金属層以外の材料、各層又は膜
の厚さ、形成法、不純物ドーズ量等は従来と全く同様で
よい。
の厚さ、形成法、不純物ドーズ量等は従来と全く同様で
よい。
羞−一米
本発明の半導体装置は両トランジスターのゲート層及び
ソース・ドレイン領域への不純物拡散を１回の高温熱処
理で行ない、しかもこの時雨ゲート電極のｐ−ｎ接合部
も低抵抗されるので、製造工程が簡略化される上、安価
で高速駆動も可能である等の利点を有している。
ソース・ドレイン領域への不純物拡散を１回の高温熱処
理で行ない、しかもこの時雨ゲート電極のｐ−ｎ接合部
も低抵抗されるので、製造工程が簡略化される上、安価
で高速駆動も可能である等の利点を有している。
第１図及び第３図は各々従来のＣ−ＭＯ８型ＴＰＴの一
例の製造工程図、第２図及び第４図は夫々第１図ｆ）及
び第３図ｅ）に対応する平面図、第５図は本発明のＣ−
ＭＯ８型ＴＰＴの一例の平面図、第６図は第５図のＴＰ
ＴのＣ−Ｄ部分を形成するための製造工程断面図である
。 １・・・絶縁基板 ２．２’−５ｉ半導体、特にｐｏｌｙ−Ｓ ｉ活性層３
．３′・・・Ｓｉｏ、ゲート酸化膜 ４ 、４ ’ −ｐｏｌｙ−Ｓ ｉゲート膜又は電極５
・・・不純物イオン、特にＰ０打込み６．６’、７．９
・・・レジスト膜 ８・・・不純物イオン、特に８０打込み１０・・・不純
物イオン、特にＰ０打込み１１・・・層間絶縁膜
１２・・・金属電極１３・・・不純物拡散剤膜、特
に燐系拡散剤膜１４・・・不純物拡散剤膜、特に硼素系
拡散剤膜１５・・・金属層 第１図 第２図 第４図 第３図
例の製造工程図、第２図及び第４図は夫々第１図ｆ）及
び第３図ｅ）に対応する平面図、第５図は本発明のＣ−
ＭＯ８型ＴＰＴの一例の平面図、第６図は第５図のＴＰ
ＴのＣ−Ｄ部分を形成するための製造工程断面図である
。 １・・・絶縁基板 ２．２’−５ｉ半導体、特にｐｏｌｙ−Ｓ ｉ活性層３
．３′・・・Ｓｉｏ、ゲート酸化膜 ４ 、４ ’ −ｐｏｌｙ−Ｓ ｉゲート膜又は電極５
・・・不純物イオン、特にＰ０打込み６．６’、７．９
・・・レジスト膜 ８・・・不純物イオン、特に８０打込み１０・・・不純
物イオン、特にＰ０打込み１１・・・層間絶縁膜
１２・・・金属電極１３・・・不純物拡散剤膜、特
に燐系拡散剤膜１４・・・不純物拡散剤膜、特に硼素系
拡散剤膜１５・・・金属層 第１図 第２図 第４図 第３図
Claims (1)
- １、同一絶縁基板上に各々Ｓｉ半導体系活性層及びｐｏ
ｌｙ−Ｓｉ系ゲート電極を有し、且つｐ−チャンネルト
ランジスターのゲート電極とｎ−チャンネルトランジス
ターのゲート電極との接触部分にｐ−ｎ接合が形成され
た、ｎ−チャンネル薄膜トランジスター及びｐ−チャン
ネル薄膜トランジスターを隣接して設けた半導体装置に
おいて、前記両ゲートの少なくともｐ−ｎ接合部分及び
その近傍と基板との間にＷ、Ｍｏ、Ｔｉ、Ｔ、Ｃｒ又は
それらの合金からなる金属層を設けたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259160A JPH01100972A (ja) | 1987-10-14 | 1987-10-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259160A JPH01100972A (ja) | 1987-10-14 | 1987-10-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01100972A true JPH01100972A (ja) | 1989-04-19 |
Family
ID=17330182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259160A Pending JPH01100972A (ja) | 1987-10-14 | 1987-10-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01100972A (ja) |
-
1987
- 1987-10-14 JP JP62259160A patent/JPH01100972A/ja active Pending
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