JPH01107566A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01107566A JPH01107566A JP62264390A JP26439087A JPH01107566A JP H01107566 A JPH01107566 A JP H01107566A JP 62264390 A JP62264390 A JP 62264390A JP 26439087 A JP26439087 A JP 26439087A JP H01107566 A JPH01107566 A JP H01107566A
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- injector
- iil
- input transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野 。
本発明は半導体装置、特にＩＩＬとその入力トランジス
タを同一島領域に集積化した半導体装置に関する。
タを同一島領域に集積化した半導体装置に関する。
（ロ）従来の技術
Ｉ Ｉ Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉ
ｏｎ Ｌｏｇｉｃ）は一般のバイポーラ型ＩＣに組み込
み可能な論理回路素子であり、低消費電力、高速動作、
素子分離が不要である等の特徴を有する。その構造は、
通常のコレクタをエミッタとする逆方向構造のインバー
タＮＰＮトランジスタとこのトランジスタのベースをコ
レクタとする横方向構造のインジェクタＰＮＰ）ランジ
スタとの複合構造を有する。
ｏｎ Ｌｏｇｉｃ）は一般のバイポーラ型ＩＣに組み込
み可能な論理回路素子であり、低消費電力、高速動作、
素子分離が不要である等の特徴を有する。その構造は、
通常のコレクタをエミッタとする逆方向構造のインバー
タＮＰＮトランジスタとこのトランジスタのベースをコ
レクタとする横方向構造のインジェクタＰＮＰ）ランジ
スタとの複合構造を有する。
ところで、バイポーラリニア回路からの信号を入力しＩ
ＩＬで信号処理する場合、ＩＩＬのインバータトランジ
スタと同一構造の入力トランジスタを介しＩＩＬ論理回
路へ入力している。この時前記入力トランジスタにはＩ
ＩＬのインジェクタトランジスタを形成してはならない
、なぜならば、バイポーラリニア回路の出力端子が“Ｌ
”の時前記インジェクタトランジスタのインジェクタ電
流の一部が前記大カートランジスタのベースに流入し前
記入力トランジスタを誤動作きせてしまう為である。そ
の為、前記入力トランジスタをＩＩＬとは別個のアイラ
ンドに形成していた。
ＩＬで信号処理する場合、ＩＩＬのインバータトランジ
スタと同一構造の入力トランジスタを介しＩＩＬ論理回
路へ入力している。この時前記入力トランジスタにはＩ
ＩＬのインジェクタトランジスタを形成してはならない
、なぜならば、バイポーラリニア回路の出力端子が“Ｌ
”の時前記インジェクタトランジスタのインジェクタ電
流の一部が前記大カートランジスタのベースに流入し前
記入力トランジスタを誤動作きせてしまう為である。そ
の為、前記入力トランジスタをＩＩＬとは別個のアイラ
ンドに形成していた。
斯上した構造を第４１１！Ｊに示す、同図において、（
１）はＰ４型の分離領域、（２）（３）はＮ型のアイラ
ンド、（４）はＩＩＬ、（りは入力トランジスタ、（６
）はＩ Ｉ Ｌ（４）のＰ型インジェクタ領域、（７）
はＩＩＬ（りのＰ型ベース領域、（８）はＩＩＬす）の
Ｎ＋型フレクタ領域、（９）は入力トランジスタ（互）
のＰ型ベース領域、（１０）は入力トランジスタ（塁）
のＮ＋型コレクタ領域である。尚、ＩＩＬとしては例え
ば特開昭５９−１４５５６３号公報等で公知である。
１）はＰ４型の分離領域、（２）（３）はＮ型のアイラ
ンド、（４）はＩＩＬ、（りは入力トランジスタ、（６
）はＩ Ｉ Ｌ（４）のＰ型インジェクタ領域、（７）
はＩＩＬ（りのＰ型ベース領域、（８）はＩＩＬす）の
Ｎ＋型フレクタ領域、（９）は入力トランジスタ（互）
のＰ型ベース領域、（１０）は入力トランジスタ（塁）
のＮ＋型コレクタ領域である。尚、ＩＩＬとしては例え
ば特開昭５９−１４５５６３号公報等で公知である。
（ハ）発明が解決しようとする問題点
しかしながら、従来の構造はＩ Ｉ Ｌ（４）と入力ト
ランジスタ（すを夫々単独アイランド（２）（３）に形
成している為、占有面積が大である欠点があった。
ランジスタ（すを夫々単独アイランド（２）（３）に形
成している為、占有面積が大である欠点があった。
（ニ）問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、ＩＩＬ（ν）と
入力トランジスタ（麩）を同一アイランド（１５）に組
み込むと共に、ＩＩＬ（■）のインジェクタ領域（１６
）と入力トランジスタ（ハ）のベース領域（２０）の間
にＮ＋型のカラー領・域（２４）を形成し、インジェク
タ領域（１６）からの注入電流を抑制したことを特徴と
する。
入力トランジスタ（麩）を同一アイランド（１５）に組
み込むと共に、ＩＩＬ（■）のインジェクタ領域（１６
）と入力トランジスタ（ハ）のベース領域（２０）の間
にＮ＋型のカラー領・域（２４）を形成し、インジェク
タ領域（１６）からの注入電流を抑制したことを特徴と
する。
（＊）作用
本発明によれば、カラー領域（２４）を設けることによ
ってＩＩＬ（■）のインジェクタ領域（１６）とアイラ
ンド（１５）と入力トランジスタ（２Ｘ）とで形成する
寄生のインジェクタトランジスタのα（電流増 ′幅率
）が大幅に低下する。その為、インジェクタ領域（１６
）から入力トランジスタ（ハ）のベース領域（２０）へ
の注入電流、を抑１制することができる。
ってＩＩＬ（■）のインジェクタ領域（１６）とアイラ
ンド（１５）と入力トランジスタ（２Ｘ）とで形成する
寄生のインジェクタトランジスタのα（電流増 ′幅率
）が大幅に低下する。その為、インジェクタ領域（１６
）から入力トランジスタ（ハ）のベース領域（２０）へ
の注入電流、を抑１制することができる。
（へ）実施例
以下、本発明を図面を参照しながら詳細に説明する。
第１図及び第２図は夫々本発明の半導体集積回路を示す
平面、図及び断面図である。同図において、（１１）は
Ｐ型半導体基板、（１２）は基板（１１）全面に積層し
て形成したＮ型エピタキシャル層、（１３）は基板（１
１）表面に形成したＮ”型埋込層、（１４）はエピタキ
シャル層（１２）を貫通するＰ′″型分離領域、＜１５
）は分離領域（１４）によって島状に形成したアイラン
ド、（１６）はアイランド（１５）表面に設けたＩＩＬ
（■）のＰ型インジェクタ領域、（１８）はインジェク
タ領域（１６）の両脇にインジェクタトランジスタのベ
ース幅分だけ離間して等間隔に並設したＩ Ｉ Ｌ（１
７）（７）Ｐ型ベース領域、（１９）はＩ Ｉ Ｌ（１
７）のベース領域（１８）表面に車数側又は複数個形成
したＮ”型ノフレクタ領域、（２０）はＩ Ｉ Ｌ（１
７＞と同じアイランド（１５）表面に形成した入力トラ
ンジスタ（ハ）のＰ型ベース領域、＜２２）は入力トラ
ンジスタ（ハ）のベース領域（２０）表面に形成したＮ
゛型のコレクタ領域、（２３）はアイランド（１５）表
面のベース領域（１８）（２Ｇ）とインジェクタトラン
ジスタのベースとなる領域を除く領域に形成したインバ
ータトランジスタ間の寄生防止とキャリア蓄積効果抑制
及びアイランド（１５）への接地電位印加の為のＮ＋型
カラー領域である。−ＩＩＬ（■）のインジェクタトラ
ンジスタはインジェクタ領域（１６）をエミッタ、アイ
ランド（１５）をベース、ＩＩＬ（■２のベース領域（
１８）をコレクタとするベース接地型のラテラルＰＮＰ
）ランジスタ・で、ＩＩＬ（■）のインバータトラン
ジスタと入力トランジスタ（２Ｘ）はアイランド（１５
）をエミッタとするエミッタ接地型の逆方向縦型ＮＰＮ
トランジスタで構成する。
平面、図及び断面図である。同図において、（１１）は
Ｐ型半導体基板、（１２）は基板（１１）全面に積層し
て形成したＮ型エピタキシャル層、（１３）は基板（１
１）表面に形成したＮ”型埋込層、（１４）はエピタキ
シャル層（１２）を貫通するＰ′″型分離領域、＜１５
）は分離領域（１４）によって島状に形成したアイラン
ド、（１６）はアイランド（１５）表面に設けたＩＩＬ
（■）のＰ型インジェクタ領域、（１８）はインジェク
タ領域（１６）の両脇にインジェクタトランジスタのベ
ース幅分だけ離間して等間隔に並設したＩ Ｉ Ｌ（１
７）（７）Ｐ型ベース領域、（１９）はＩ Ｉ Ｌ（１
７）のベース領域（１８）表面に車数側又は複数個形成
したＮ”型ノフレクタ領域、（２０）はＩ Ｉ Ｌ（１
７＞と同じアイランド（１５）表面に形成した入力トラ
ンジスタ（ハ）のＰ型ベース領域、＜２２）は入力トラ
ンジスタ（ハ）のベース領域（２０）表面に形成したＮ
゛型のコレクタ領域、（２３）はアイランド（１５）表
面のベース領域（１８）（２Ｇ）とインジェクタトラン
ジスタのベースとなる領域を除く領域に形成したインバ
ータトランジスタ間の寄生防止とキャリア蓄積効果抑制
及びアイランド（１５）への接地電位印加の為のＮ＋型
カラー領域である。−ＩＩＬ（■）のインジェクタトラ
ンジスタはインジェクタ領域（１６）をエミッタ、アイ
ランド（１５）をベース、ＩＩＬ（■２のベース領域（
１８）をコレクタとするベース接地型のラテラルＰＮＰ
）ランジスタ・で、ＩＩＬ（■）のインバータトラン
ジスタと入力トランジスタ（２Ｘ）はアイランド（１５
）をエミッタとするエミッタ接地型の逆方向縦型ＮＰＮ
トランジスタで構成する。
そして本願の特徴とする如く、ＩＩＬ（■）のインジェ
クタ領域（１６）と入力トランジスタ（ハ）のベース領
域（２０）との間のアイランド（１５）表面にもカラー
領域（２４）を設け、カラー領域（２３）（２４）が入
力トランジスタ（麩）のベース領域（２０）を囲むよう
に形成する。アイランド（１５）は最多のコレクタ領域
（１９）を有するＩＩＬ（■）のベース領域（１８）の
大きさに対応しているので、好ましくは入力トランジス
タ（以）のベース領域（２０）をインジェクタ領域（１
６）から後退させ両者の離間距離を拡大するのが良い。
クタ領域（１６）と入力トランジスタ（ハ）のベース領
域（２０）との間のアイランド（１５）表面にもカラー
領域（２４）を設け、カラー領域（２３）（２４）が入
力トランジスタ（麩）のベース領域（２０）を囲むよう
に形成する。アイランド（１５）は最多のコレクタ領域
（１９）を有するＩＩＬ（■）のベース領域（１８）の
大きさに対応しているので、好ましくは入力トランジス
タ（以）のベース領域（２０）をインジェクタ領域（１
６）から後退させ両者の離間距離を拡大するのが良い。
第３図は本願構造の等価回路を示す、 （３Ｇ）はＰＮ
Ｐ）ランジスタ（３１）とＮＰＮトランジスタ（３２）
から成るリニア回路、（３３）は入力トランジスタ、（
３４）は次段ＩＩＬ（■）のインジェクタトランジスタ
、（３５）はインジェクタ領域（１６）とアイランド（
１５）と入力トランジスタ（２Ｘ）のベース領域（２０
）から成る寄生のインジェクタトランジスタであり、Ｐ
ＮＰトランジスタ（３１）がＯＮ、ＮＰＮ）ランジスタ
（３２）がＯＦＦの時入力トランジスタ（３３）がＯＮ
し、その逆の場合がＯＦＦする様な構成である。
Ｐ）ランジスタ（３１）とＮＰＮトランジスタ（３２）
から成るリニア回路、（３３）は入力トランジスタ、（
３４）は次段ＩＩＬ（■）のインジェクタトランジスタ
、（３５）はインジェクタ領域（１６）とアイランド（
１５）と入力トランジスタ（２Ｘ）のベース領域（２０
）から成る寄生のインジェクタトランジスタであり、Ｐ
ＮＰトランジスタ（３１）がＯＮ、ＮＰＮ）ランジスタ
（３２）がＯＦＦの時入力トランジスタ（３３）がＯＮ
し、その逆の場合がＯＦＦする様な構成である。
斯上した本願構造によれば、ベースに高不純物濃度のカ
ラー領域（２４）を形成したので、インジェクタ領域（
１６）から注入された注入電流の大部分は接地電位へ逃
げ、寄生のインジェクタトランジスタ（３５）のα（電
流増幅率）は正規のインジェクタトランジスタ（３４）
のものより極めて小さくなる。
ラー領域（２４）を形成したので、インジェクタ領域（
１６）から注入された注入電流の大部分は接地電位へ逃
げ、寄生のインジェクタトランジスタ（３５）のα（電
流増幅率）は正規のインジェクタトランジスタ（３４）
のものより極めて小さくなる。
その為、インジェクタ領域（１６）から入力トランジス
タ（ハ）のベース領域（２０）へ注入される注入電流を
抑制し、ＮＰＮトランジスタ（３２）が０８時の入力ト
ランジスタ（３３）の誤動作を肪止できる。
タ（ハ）のベース領域（２０）へ注入される注入電流を
抑制し、ＮＰＮトランジスタ（３２）が０８時の入力ト
ランジスタ（３３）の誤動作を肪止できる。
（ト）発明の詳細
な説明した如く、本願によれば同一アイランド（１５）
内にＩＩＬ（■）と入力トランジスタ（≦１）とを集積
化できるので、占有面積を縮、＃１１できる利点を有す
る。また、ＩＩＬ（■）は極めて小さい電圧で駆動する
ので、カラー領域（２４）とベース領域（２０）やイン
ジェクタ領域（１６）等は拡散領域の境を接する様に形
成でき、カラー領域（２４）を設けたことによるアイラ
ンド（１５）の面積増大は無い。さらにカラー領域（２
３）（２４）はフレフタ領域（１９）と共にＮＰＮ）ラ
ンジスタのエミッタ拡散工程で形成できるので、特に設
計変更を要しない利点をも有する。
内にＩＩＬ（■）と入力トランジスタ（≦１）とを集積
化できるので、占有面積を縮、＃１１できる利点を有す
る。また、ＩＩＬ（■）は極めて小さい電圧で駆動する
ので、カラー領域（２４）とベース領域（２０）やイン
ジェクタ領域（１６）等は拡散領域の境を接する様に形
成でき、カラー領域（２４）を設けたことによるアイラ
ンド（１５）の面積増大は無い。さらにカラー領域（２
３）（２４）はフレフタ領域（１９）と共にＮＰＮ）ラ
ンジスタのエミッタ拡散工程で形成できるので、特に設
計変更を要しない利点をも有する。
第１図乃至第３図は夫々本発明を説明する為の平面図、
断面図及び回路図、第４図は従来例を説明する為の平面
図である。 （１５）はアイランド、 （１６〉はＩＩＬ（■）の
インジェクタ領域、（１Ｂ）はＩＩＬ（■）のベース領
域、（２０）は入力トランジスタ（ハ）のベース領域、
（２３）（２４）はカラー領域である。
断面図及び回路図、第４図は従来例を説明する為の平面
図である。 （１５）はアイランド、 （１６〉はＩＩＬ（■）の
インジェクタ領域、（１Ｂ）はＩＩＬ（■）のベース領
域、（２０）は入力トランジスタ（ハ）のベース領域、
（２３）（２４）はカラー領域である。
Claims (1)
- （１）１つのアイランド内にＩＩＬと逆方向縦型構造の
入力トランジスタとを組み込み、前記ＩＩＬのインジェ
クタ領域と前記入力トランジスタのベース領域との間に
前記ベース領域とは逆導電型のカラー領域を設けて前記
インジェクタ領域から前記ベース領域へのインジェクタ
電流の注入を抑制したことを特徴とする半導体集積回路
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264390A JPH01107566A (ja) | 1987-10-20 | 1987-10-20 | 半導体集積回路 |
| KR1019880013545A KR910009424B1 (ko) | 1987-10-20 | 1988-10-17 | 반도체 직접회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264390A JPH01107566A (ja) | 1987-10-20 | 1987-10-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01107566A true JPH01107566A (ja) | 1989-04-25 |
Family
ID=17402490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62264390A Pending JPH01107566A (ja) | 1987-10-20 | 1987-10-20 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH01107566A (ja) |
| KR (1) | KR910009424B1 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167671A (en) * | 1981-04-08 | 1982-10-15 | Hitachi Ltd | Semiconductor integrated circuit |
-
1987
- 1987-10-20 JP JP62264390A patent/JPH01107566A/ja active Pending
-
1988
- 1988-10-17 KR KR1019880013545A patent/KR910009424B1/ko not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167671A (en) * | 1981-04-08 | 1982-10-15 | Hitachi Ltd | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910009424B1 (ko) | 1991-11-15 |
| KR890007428A (ko) | 1989-06-19 |
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