JPH01107575A - 電界好果トランジスタの製造方法 - Google Patents
電界好果トランジスタの製造方法Info
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- JPH01107575A JPH01107575A JP26368887A JP26368887A JPH01107575A JP H01107575 A JPH01107575 A JP H01107575A JP 26368887 A JP26368887 A JP 26368887A JP 26368887 A JP26368887 A JP 26368887A JP H01107575 A JPH01107575 A JP H01107575A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は電界効果トランジスタの製造方法に関し、特
にドレインコンダクタンスが小さいショットキ型電界効
果トランジスタの製造方法に関する。
にドレインコンダクタンスが小さいショットキ型電界効
果トランジスタの製造方法に関する。
（従来の技術）
砒化ガリウム（ＧａＡｓ）を用いた短チヤネル構造のシ
ョットキ型電界効果トランジスタ（以下ＭＥＳ Ｆ！ｌ
’Ｔと称する）に於いて、高周波特性の向上を図るには
、ドレインコンダクタンスの増大を防ぐ必要がある。ド
レインコンダクタンスの増大は、ＧａＡｓ半絶縁性基板
側への漏れ電流によって生じると考えられる。ドレイン
コンダクタンスの増大を防ぐ方法として、Ｎ型動作層の
下側にＰ型の半導体層を形成し、ＮＰ接合に、よりＰ型
の半導体層を空乏化させる構造が知られている。以下に
Ｎ型動作層の下側にＰ型の半導体層を形成したＭＥＳ
ＦＥＴの従来例を図面を用いて説明する。
ョットキ型電界効果トランジスタ（以下ＭＥＳ Ｆ！ｌ
’Ｔと称する）に於いて、高周波特性の向上を図るには
、ドレインコンダクタンスの増大を防ぐ必要がある。ド
レインコンダクタンスの増大は、ＧａＡｓ半絶縁性基板
側への漏れ電流によって生じると考えられる。ドレイン
コンダクタンスの増大を防ぐ方法として、Ｎ型動作層の
下側にＰ型の半導体層を形成し、ＮＰ接合に、よりＰ型
の半導体層を空乏化させる構造が知られている。以下に
Ｎ型動作層の下側にＰ型の半導体層を形成したＭＥＳ
ＦＥＴの従来例を図面を用いて説明する。
第２図に従来のＭＥＳ ＦＥＴの製造方法の要部を工程
順に断面図で示す、まず、第２図ａに示すように、Ｇａ
Ａｓ半絶縁性基板１０１の一方の主面にイオン注入によ
りシリコン（Ｓｉ）’イオンを加速電圧６０ＫａＶ。
順に断面図で示す、まず、第２図ａに示すように、Ｇａ
Ａｓ半絶縁性基板１０１の一方の主面にイオン注入によ
りシリコン（Ｓｉ）’イオンを加速電圧６０ＫａＶ。
ドーズ量４．５Ｘ１０”ｃ■″″の条件で注入を施し、
Ｎ、 型不純物層１０２を形成する。さらに、イオン注
入によりシリコンイオンを加速電圧１８０ＫａＶ、ドー
ズ量３Ｘ１Ｇ”ｃ膳−８の条件でソース電極およびドレ
イン電極形成予定域を含む領域に選択的に注入し、高濃
度Ｎ型不純物層１０３を形成する０次にイオン注入によ
りマグネシウムイオンを加速電圧１００ＫｅＶ。
Ｎ、 型不純物層１０２を形成する。さらに、イオン注
入によりシリコンイオンを加速電圧１８０ＫａＶ、ドー
ズ量３Ｘ１Ｇ”ｃ膳−８の条件でソース電極およびドレ
イン電極形成予定域を含む領域に選択的に注入し、高濃
度Ｎ型不純物層１０３を形成する０次にイオン注入によ
りマグネシウムイオンを加速電圧１００ＫｅＶ。
ドーズ量７Ｘ１０口ａｍ−”の条件で注入を施し、Ｐ型
不純物層１０４を形成する。
不純物層１０４を形成する。
次に、温度８５０℃で１５分間の熱処理を施し、前記Ｎ
型不純物層１０２．高濃度Ｎ型不純物層１０３． Ｐ型
不純物層１０４を夫々活性化して第２図すに示す動作層
１１２．高濃度半導体層１１３．−Ｐ型半導体層１１４
を形成する０次に、前記高濃度半導体層１１３上に写真
蝕刻法によりソース電極とドレイン電極のバターニング
を施し、金ゲルマニウム（ＡｕＧａ）を蒸着する。つい
でリフトオフの手段により各電極パターンを形成したの
ち、４５０℃に加熱して合金化を施し、ソース電極１０
５Ｓ、 ドレイン電極１０５Ｄを形成する（第２図ｂ
）０次に動作層１１２上に写真蝕刻法によりゲート電極
のパターニングを施し、アルミニウム（Ａｌｌ）を蒸着
しりフトオフの手段によりゲート電極１０５Ｇを形成し
て第２図Ｃに示されるＭＥＳＦＥＴを完成する（第２図
ｃ）。
型不純物層１０２．高濃度Ｎ型不純物層１０３． Ｐ型
不純物層１０４を夫々活性化して第２図すに示す動作層
１１２．高濃度半導体層１１３．−Ｐ型半導体層１１４
を形成する０次に、前記高濃度半導体層１１３上に写真
蝕刻法によりソース電極とドレイン電極のバターニング
を施し、金ゲルマニウム（ＡｕＧａ）を蒸着する。つい
でリフトオフの手段により各電極パターンを形成したの
ち、４５０℃に加熱して合金化を施し、ソース電極１０
５Ｓ、 ドレイン電極１０５Ｄを形成する（第２図ｂ
）０次に動作層１１２上に写真蝕刻法によりゲート電極
のパターニングを施し、アルミニウム（Ａｌｌ）を蒸着
しりフトオフの手段によりゲート電極１０５Ｇを形成し
て第２図Ｃに示されるＭＥＳＦＥＴを完成する（第２図
ｃ）。
（発明が解決しようとする問題点）
叙上の方法によって得られたＭＥＳ ＦＥＴはドレイン
コンダクタンスが小さく、高周波特性に優れている。し
かし、以下に述べる問題点がある。
コンダクタンスが小さく、高周波特性に優れている。し
かし、以下に述べる問題点がある。
すなわち、一般にＰ型不純物はＮ型不純物に比べて低温
の熱処理で活性化しやすいため、熱処理温度が高くなる
に伴って拡散速度が大きくなる。
の熱処理で活性化しやすいため、熱処理温度が高くなる
に伴って拡散速度が大きくなる。
従って、高濃度Ｎ型不純物層１０３が活性化する条件で
熱処理を施すと、動作層１１２等への拡散が進み実効的
な動作層１１２の厚さが薄くなるため所望のソース・ド
レイン間電流（Ｉ＋−）値が得られなくなる。さらに、
活性化の際の熱処理温度の僅かな相違によりＰ型不純物
の拡散速度にばらつきを生じ、ゲートピンチオフ近傍で
の相互コンダクタンス（ｇ、）値等にばらつきを生じや
すくなり、ＮＥＳＦＥＴの再現性が悪くなる。
熱処理を施すと、動作層１１２等への拡散が進み実効的
な動作層１１２の厚さが薄くなるため所望のソース・ド
レイン間電流（Ｉ＋−）値が得られなくなる。さらに、
活性化の際の熱処理温度の僅かな相違によりＰ型不純物
の拡散速度にばらつきを生じ、ゲートピンチオフ近傍で
の相互コンダクタンス（ｇ、）値等にばらつきを生じや
すくなり、ＮＥＳＦＥＴの再現性が悪くなる。
また、上記従来例で示したようなイオン注入により動作
層等を形成する方法において、Ｐ型不純物の拡散を小さ
くするためには第３図に示す方法もある。すなわち、
ＧａＡｇ半絶縁性基板１０１の一方の主面上にイオン注
入によりＮ型不純物層１２２と高濃度Ｎ型不純物層１２
３を形成する（第３図ａ）。
層等を形成する方法において、Ｐ型不純物の拡散を小さ
くするためには第３図に示す方法もある。すなわち、
ＧａＡｇ半絶縁性基板１０１の一方の主面上にイオン注
入によりＮ型不純物層１２２と高濃度Ｎ型不純物層１２
３を形成する（第３図ａ）。
次に、温度８５０℃で熱処理を施し前記Ｎ型不純物層１
２２．高濃度Ｎ型不純物層１２３を動作層１３２．高濃
度半導体層１３３に夫々形成する（第３図ｂ）０次にイ
オン注入によって動作層１３２の直下にＰ型不純物層１
２４を形成する（第３図ｃ）０次に、温度７５０℃で熱
処理を施し、前記Ｐ型不純物層１２４をＰ型半導体層１
３４に形成する（第３図ｄ）方法が考えられる。このよ
うにして活性化が遅いＮ型不純物層と高濃度Ｎ型不純物
層に先に熱処理を施したのち拡散し易いＰ型不純物層を
形成し、温度７５０℃の低温で熱処理を施すことによっ
て、動作層へのＰ型不純物の拡散を小さくできる。
２２．高濃度Ｎ型不純物層１２３を動作層１３２．高濃
度半導体層１３３に夫々形成する（第３図ｂ）０次にイ
オン注入によって動作層１３２の直下にＰ型不純物層１
２４を形成する（第３図ｃ）０次に、温度７５０℃で熱
処理を施し、前記Ｐ型不純物層１２４をＰ型半導体層１
３４に形成する（第３図ｄ）方法が考えられる。このよ
うにして活性化が遅いＮ型不純物層と高濃度Ｎ型不純物
層に先に熱処理を施したのち拡散し易いＰ型不純物層を
形成し、温度７５０℃の低温で熱処理を施すことによっ
て、動作層へのＰ型不純物の拡散を小さくできる。
叙上の方法ではＰ型不純物層を形成するＰ型イオン種、
例えばＭｇは先に形成した動作層を通してイオン注入さ
れるため、イオン注入時のダメージ等により動作層の結
晶性が低下し、電子濃度分布にばらつきを生じやすくな
る。その結果、ソース・ドレイン間電流（Ｉ 、＋−）
等がばらつく等、ＭＥＳ ＦＥＴ特性の再現性が悪くな
るという問題点がある。
例えばＭｇは先に形成した動作層を通してイオン注入さ
れるため、イオン注入時のダメージ等により動作層の結
晶性が低下し、電子濃度分布にばらつきを生じやすくな
る。その結果、ソース・ドレイン間電流（Ｉ 、＋−）
等がばらつく等、ＭＥＳ ＦＥＴ特性の再現性が悪くな
るという問題点がある。
この発明は上記従来の問題点に鑑み、改良されたＭＥＳ
ＦＥＴの製造方法を提供するものである。
ＦＥＴの製造方法を提供するものである。
〔発明の構成］
（問題点を解決するための手段）
この発明・にががる電界効果トランジスタの製造方法は
半導体基板上にイオン注入によりＰ型不純物層を形成す
る工程、前記Ｐ型不純物層に対しゲート電極形成予定域
を挟み近接して対向するソース電極およびドレイン電極
の各電極形成予定域にイオン注入↓こより選択的に高濃
度Ｎ型不純物層を形成する工程、前記Ｐ型不純物層と前
記高濃度Ｎ型不純物層とに活性化のための熱処理を施し
、前記両不純物層を夫々Ｐ型半導体層と高濃度Ｎ型半導
体層に形成する工程、前記両生導体層の上面にエピタキ
シャル成長により動作層を形成する工程。
半導体基板上にイオン注入によりＰ型不純物層を形成す
る工程、前記Ｐ型不純物層に対しゲート電極形成予定域
を挟み近接して対向するソース電極およびドレイン電極
の各電極形成予定域にイオン注入↓こより選択的に高濃
度Ｎ型不純物層を形成する工程、前記Ｐ型不純物層と前
記高濃度Ｎ型不純物層とに活性化のための熱処理を施し
、前記両不純物層を夫々Ｐ型半導体層と高濃度Ｎ型半導
体層に形成する工程、前記両生導体層の上面にエピタキ
シャル成長により動作層を形成する工程。
前記高濃度Ｎ型半導体層の各電極形成予定域上に前記動
作層を介してソース電極、およびドレイン電極を、前記
Ｐ型半導体層上に前記動作層を介してゲート電極を夫々
形成する工程を含むことを特徴とする。
作層を介してソース電極、およびドレイン電極を、前記
Ｐ型半導体層上に前記動作層を介してゲート電極を夫々
形成する工程を含むことを特徴とする。
（作 用）
この発明にがかるＭＥＳ ＦＥＴの製造方法は、動作層
を、ドレインコンダクタンスの増大を防ぐＰ型不純物層
を活性化したのちにこの活性化温度よりも低い温度のエ
ピタキシャル成長によって形成するので、動作層へのＰ
型不純物の拡散を防ぐことができ、さらに動作層の結晶
性を損うことなくドレインコンダクタンスの小さい高周
波特性の優れたＭＥＳ Ｆｌｌ！Ｔを歩留り、再現性と
も良く製造できる。
を、ドレインコンダクタンスの増大を防ぐＰ型不純物層
を活性化したのちにこの活性化温度よりも低い温度のエ
ピタキシャル成長によって形成するので、動作層へのＰ
型不純物の拡散を防ぐことができ、さらに動作層の結晶
性を損うことなくドレインコンダクタンスの小さい高周
波特性の優れたＭＥＳ Ｆｌｌ！Ｔを歩留り、再現性と
も良く製造できる。
（実施例）
以下、この発明の実施例を第１図を参照して説明する。
まず、ＧａＡｓ半絶縁性基板１０１上に、イオン注入法
により、加速電圧１００ＫａＶ、 ドーズ量７Ｘ１０
”ｃｌＩ″″２でＭｇイオンを注入し、Ｐ型不純物層１
４を形成する０次に、写真蝕刻法及びイオン注入法によ
り、加速電圧１８０ＫａＶ、 ドーズ量３ Ｘ １０”
ａｍ−” ｔ’ｓｉイオンを選択的に注入して、高濃度
Ｎ型不純物層１３を形成する（第１図ａ）、続いて、温
度８５０℃のアルシン（Ａ！ＬＨ，）を含むアルゴン（
Ａｒ）雰囲気中で、熱処理を１５分間行ない、Ｐ型不純
物層１４と高濃度Ｎ型不純物層１３を活性化して、Ｐ型
半導体層（Ｐ層）２４と高濃度半導体層（Ｎ層層）２３
を形成する（第１図ｂ）０次にＰ型半導体層２４と高濃
度半導体層２３上に分子線エピタキシャル成長（ＭＢＥ
）により、温度６３０℃でキャリア濃度約３ Ｘ １０
”ａｍ−’のＧａＡｓ層を厚さ約１０００人成長させて
、動作層（Ｎ層）１２を形成する（第１図Ｇ）。
により、加速電圧１００ＫａＶ、 ドーズ量７Ｘ１０
”ｃｌＩ″″２でＭｇイオンを注入し、Ｐ型不純物層１
４を形成する０次に、写真蝕刻法及びイオン注入法によ
り、加速電圧１８０ＫａＶ、 ドーズ量３ Ｘ １０”
ａｍ−” ｔ’ｓｉイオンを選択的に注入して、高濃度
Ｎ型不純物層１３を形成する（第１図ａ）、続いて、温
度８５０℃のアルシン（Ａ！ＬＨ，）を含むアルゴン（
Ａｒ）雰囲気中で、熱処理を１５分間行ない、Ｐ型不純
物層１４と高濃度Ｎ型不純物層１３を活性化して、Ｐ型
半導体層（Ｐ層）２４と高濃度半導体層（Ｎ層層）２３
を形成する（第１図ｂ）０次にＰ型半導体層２４と高濃
度半導体層２３上に分子線エピタキシャル成長（ＭＢＥ
）により、温度６３０℃でキャリア濃度約３ Ｘ １０
”ａｍ−’のＧａＡｓ層を厚さ約１０００人成長させて
、動作層（Ｎ層）１２を形成する（第１図Ｇ）。
次にこの動作層１２上に写真蝕刻法で、ソース。
ドレインの各電極のパターニングを行ない、 ＡｕＧｅ
を蒸着する。続いてリフトオフ法により、各電極パター
ンを形成した後、温度４５０℃で合金化して。
を蒸着する。続いてリフトオフ法により、各電極パター
ンを形成した後、温度４５０℃で合金化して。
ソース電極ｔＳＳ、 ドレイン電極１５０を形成する
。
。
ここで、ソース電極１５Ｓとドレイン電極１５０は、高
濃度半導体層２３と直接接触していないが動作層１２が
一例として１０００人の薄層であるため、高濃度半導体
層２３を設けることによって接触抵抗を低減する上に効
果がある。最後に動作層１２上に写真蝕刻法によりゲー
ト電極のパターニングを施し、ＡＱを蒸着しりフトオフ
を行なってゲート電極１５Ｇを形成し第１図ｄに示すＭ
ＥＳ ＦＥＴを得る。
濃度半導体層２３と直接接触していないが動作層１２が
一例として１０００人の薄層であるため、高濃度半導体
層２３を設けることによって接触抵抗を低減する上に効
果がある。最後に動作層１２上に写真蝕刻法によりゲー
ト電極のパターニングを施し、ＡＱを蒸着しりフトオフ
を行なってゲート電極１５Ｇを形成し第１図ｄに示すＭ
ＥＳ ＦＥＴを得る。
以上の如く、Ｐ型不純物層１４と高濃度Ｎ型不純物層１
３を活性化した後に低温でエピタキシャル成長可能なＭ
ＢＥ法により動作層１２を形成するため、動作層１２へ
のＰ型不純物層１４の拡散を防ぐことができる。また、
動作層１２はエピタキシャル成長で形成するため、従来
例で述べたイオン注入のダメージ等による結晶性の低下
を防止できる。
３を活性化した後に低温でエピタキシャル成長可能なＭ
ＢＥ法により動作層１２を形成するため、動作層１２へ
のＰ型不純物層１４の拡散を防ぐことができる。また、
動作層１２はエピタキシャル成長で形成するため、従来
例で述べたイオン注入のダメージ等による結晶性の低下
を防止できる。
なお、上記実施例では、Ｐ型不純物層及び高濃度Ｎ型不
純物層のイオン種に、 Ｍｇ及びＳｉを用いた （が
、他のイオン種１例えばＰ型不純物層に対してはべり、
リウム（Ｂｅ）、高濃度Ｎ型不純物層に対してはサルフ
ァ（Ｓ）等を用いても良い。
純物層のイオン種に、 Ｍｇ及びＳｉを用いた （が
、他のイオン種１例えばＰ型不純物層に対してはべり、
リウム（Ｂｅ）、高濃度Ｎ型不純物層に対してはサルフ
ァ（Ｓ）等を用いても良い。
また、加速電圧及びドーズ量は、Ｐ型不純物層に対して
は１００ＫａＶ、 ７ Ｘ １０”ｃｍ−”、高濃度Ｎ
型不純物層に対しては１８０ＫｅＶ、 ３ Ｘ １０”
ｃａｍ−”を用いたが、何らこれらの値に限定されるこ
とはない、動作層の形成はＭＢＥ法で行なったが、低温
でエピタキシャル成長ができるならば別の方法で行なっ
てもよい、また、動作層のキャリア濃度を３ Ｘ １０
”ｃａｍ””、厚さを約１０００人としたがこれらの値
に限定されることはない、ただし、動作層の厚さが厚く
なると、所望のソース・ドレイン間電流を得るためにリ
セスエッチングが必要になり、リセスが深いとエツチン
グ量にばらつきを生じ易くなり、ＮＥＳ ＦＥＴ特性の
再現性が悪くなる。したがって動作層の厚さは、リセス
エッチング量にばらつきを生じない程度、例・えば２０
００Å以下とする方が望ましい。
は１００ＫａＶ、 ７ Ｘ １０”ｃｍ−”、高濃度Ｎ
型不純物層に対しては１８０ＫｅＶ、 ３ Ｘ １０”
ｃａｍ−”を用いたが、何らこれらの値に限定されるこ
とはない、動作層の形成はＭＢＥ法で行なったが、低温
でエピタキシャル成長ができるならば別の方法で行なっ
てもよい、また、動作層のキャリア濃度を３ Ｘ １０
”ｃａｍ””、厚さを約１０００人としたがこれらの値
に限定されることはない、ただし、動作層の厚さが厚く
なると、所望のソース・ドレイン間電流を得るためにリ
セスエッチングが必要になり、リセスが深いとエツチン
グ量にばらつきを生じ易くなり、ＮＥＳ ＦＥＴ特性の
再現性が悪くなる。したがって動作層の厚さは、リセス
エッチング量にばらつきを生じない程度、例・えば２０
００Å以下とする方が望ましい。
：発明の効果〕
この発明によれば、以上述べたように、動作層は、ドレ
インコンダクタンスの増大を防ぐＰ型不鈍物層を活性化
した後、活性化温度より低い温度でエピタキシャル成長
によって形成することにより、Ｐ型不純物層の動作層へ
の拡散を防ぐことができ、さらに、動作層の結晶性を損
うことなくドレインコンダクタンスが小さく、高周波特
性の優れたにＥＳ ＦＥＴを高歩留りで再現性良く製造
することができる。
インコンダクタンスの増大を防ぐＰ型不鈍物層を活性化
した後、活性化温度より低い温度でエピタキシャル成長
によって形成することにより、Ｐ型不純物層の動作層へ
の拡散を防ぐことができ、さらに、動作層の結晶性を損
うことなくドレインコンダクタンスが小さく、高周波特
性の優れたにＥＳ ＦＥＴを高歩留りで再現性良く製造
することができる。
第１図ａ ＝ ｄはこの発明にがかるＭＥＳ ＦＥＴの
製造方法の一実施例を工程順に示すいずれも断面図。 第２図ａ−ｃ、′および第３図ａ ” ｄはいずれも夫
々が従来のＭＥＳ ＦＥＴの製造方法を工程順に示すい
ずれも断面図である。 １２−−−−−−−−−一動作層
製造方法の一実施例を工程順に示すいずれも断面図。 第２図ａ−ｃ、′および第３図ａ ” ｄはいずれも夫
々が従来のＭＥＳ ＦＥＴの製造方法を工程順に示すい
ずれも断面図である。 １２−−−−−−−−−一動作層
Claims (1)
- 半導体基板上にイオン注入によりＰ型不純物層を形成
する工程、前記Ｐ型不純物層に対しゲート電極形成予定
域を挟み近接して対向するソース電極およびドレイン電
極の各形成予定域にイオン注入により選択的に高濃度Ｎ
型不純物層を形成する工程、前記Ｐ型不純物層と前記高
濃度Ｎ型不純物層とに活性化のための熱処理を施し、前
記両不純物層を夫々Ｐ型半導体層と高濃度Ｎ型半導体層
に形成する工程、前記両半導体層の上面にエピタキシャ
ル成長により動作層を形成する工程、前記高濃度Ｎ型半
導体層の各電極形成予定域上に前記動作層を介してソー
ス電極、およびドレイン電極、前記Ｐ型半導体層上に前
記動作層を介してゲート電極を夫々形成する工程を含む
ことを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26368887A JPH01107575A (ja) | 1987-10-21 | 1987-10-21 | 電界好果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26368887A JPH01107575A (ja) | 1987-10-21 | 1987-10-21 | 電界好果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01107575A true JPH01107575A (ja) | 1989-04-25 |
Family
ID=17392957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26368887A Pending JPH01107575A (ja) | 1987-10-21 | 1987-10-21 | 電界好果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01107575A (ja) |
-
1987
- 1987-10-21 JP JP26368887A patent/JPH01107575A/ja active Pending
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