JPS5851575A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5851575A JPS5851575A JP56149990A JP14999081A JPS5851575A JP S5851575 A JPS5851575 A JP S5851575A JP 56149990 A JP56149990 A JP 56149990A JP 14999081 A JP14999081 A JP 14999081A JP S5851575 A JPS5851575 A JP S5851575A
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- JP
- Japan
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- layer
- source
- gallium arsenide
- region
- electron
- Prior art date
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- Granted
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/50—Physical imperfections
- H10D62/53—Physical imperfections the imperfections being within the semiconductor body
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明Ｆｉ牛導体装貴の製造方法に関する。絆しくは、
本特許出願の出願人のなした特許出願（特願昭５５−８
２０３５号）に係る高電子移動度トランジスタの製造方
法の改良に関する。
本特許出願の出願人のなした特許出願（特願昭５５−８
２０３５号）に係る高電子移動度トランジスタの製造方
法の改良に関する。
高電子移動度トランジスタとは電子親和力の相異なる２
種の半導体を接合することにより形成される一つのへテ
ロ接合面の近傍に発生する電子蓄積層（二次元電子ガス
）の電子ａ変を制御電極に印加さｈる電圧によって制御
して、制御電極を挾ん−ｒ！設けられた１対の出力電極
間に前記の電子蓄積層（二次元電子ガス）によって形成
され−る導電路のインピーダンスを制御する能動約手導
体装置をいう。
種の半導体を接合することにより形成される一つのへテ
ロ接合面の近傍に発生する電子蓄積層（二次元電子ガス
）の電子ａ変を制御電極に印加さｈる電圧によって制御
して、制御電極を挾ん−ｒ！設けられた１対の出力電極
間に前記の電子蓄積層（二次元電子ガス）によって形成
され−る導電路のインピーダンスを制御する能動約手導
体装置をいう。
高電子移動度トランジスタの大きな特徴は、上記の電子
蓄積層（二次元峨子ガス）の電子移動度が、不純物散乱
による効果が電子移動度を抑制する主因となるような低
い温度例えば７７°Ｋにおいて、極めて大きくなること
１％ある。上記の電子蓄積層（二次元電子ガス）は、不
純物ドープを必要としない電子親和力の大きな半導体層
（チャンネル層）中１はあるが、ヘテロ接合のごく近傍
に１、どく薄く、約１００Ｘ以内の範囲に発生するので
、不純物Ｐ−ゾを必要とする電子親和力の７１％さな牛
導体よりなる層（電子供給層）から空間的に分離され、
その電子移動度は不純物散乱によって影響されない。そ
こフ、この不純物散乱による効果が電子移動度の増大を
阻むこととなるような低温において、極めて大きな電子
移動度が実現されることになる。この電子移動度の改善
は通常のＮ型（Ｉ Ｘ １０１１０ｌ７”） ＧａＡｓ
に比して１０倍程度又はそれ以上″ｔ％あることが実験
的に確認されている。
蓄積層（二次元峨子ガス）の電子移動度が、不純物散乱
による効果が電子移動度を抑制する主因となるような低
い温度例えば７７°Ｋにおいて、極めて大きくなること
１％ある。上記の電子蓄積層（二次元電子ガス）は、不
純物ドープを必要としない電子親和力の大きな半導体層
（チャンネル層）中１はあるが、ヘテロ接合のごく近傍
に１、どく薄く、約１００Ｘ以内の範囲に発生するので
、不純物Ｐ−ゾを必要とする電子親和力の７１％さな牛
導体よりなる層（電子供給層）から空間的に分離され、
その電子移動度は不純物散乱によって影響されない。そ
こフ、この不純物散乱による効果が電子移動度の増大を
阻むこととなるような低温において、極めて大きな電子
移動度が実現されることになる。この電子移動度の改善
は通常のＮ型（Ｉ Ｘ １０１１０ｌ７”） ＧａＡｓ
に比して１０倍程度又はそれ以上″ｔ％あることが実験
的に確認されている。
高電子移動度トランジスタを構成しうる牛導体の組み合
せは、格子定数が近似しており、電子親和力の差が大き
く、かつエネルギーギャップの差が大きいという条件を
満足すればたりるのでいくつか存在する。そのうち、本
発明はＮ型のアルミニエウムガリエウム砒素（Ａ／Ｇａ
Ａａ）を電子供給層としノンドープの砒化ガリエウム（
ＧａＡｓ）をチャンネル層とする場合の改良である。
せは、格子定数が近似しており、電子親和力の差が大き
く、かつエネルギーギャップの差が大きいという条件を
満足すればたりるのでいくつか存在する。そのうち、本
発明はＮ型のアルミニエウムガリエウム砒素（Ａ／Ｇａ
Ａａ）を電子供給層としノンドープの砒化ガリエウム（
ＧａＡｓ）をチャンネル層とする場合の改良である。
又、高電子移動度トランジスタは、電子親和力の大きな
半導体層（チャンネル層）を上層にするか下層にするか
によ、す２種類に分類され、前者にあっては、電子親和
力の大きな半導体層（チャンネル層）の金属学的厚さと
電子親和力の小さな半導体層（電子供給層）の金属学的
厚さとの比が、層構造に□よりて決定される特定の値よ
り大きいか小さいかにより、ノーマリオン型（デプレツ
シ冒ン％−Ｉ！［ノーマリオフ型（エンハンスメントモ
ーＰ）となる。又後者にあっては、電子親和力の小さな
半導体層（電子供給層）の金属学的厚さが、層構造によ
って決定される特定の値より大きいか小さいかによりノ
ーマリオ・ン型又ハノーマリオフ型となる。そのうち、
本発明はチャンネル層が下層１供給層が上層である場合
の改良１ある。
半導体層（チャンネル層）を上層にするか下層にするか
によ、す２種類に分類され、前者にあっては、電子親和
力の大きな半導体層（チャンネル層）の金属学的厚さと
電子親和力の小さな半導体層（電子供給層）の金属学的
厚さとの比が、層構造に□よりて決定される特定の値よ
り大きいか小さいかにより、ノーマリオン型（デプレツ
シ冒ン％−Ｉ！［ノーマリオフ型（エンハンスメントモ
ーＰ）となる。又後者にあっては、電子親和力の小さな
半導体層（電子供給層）の金属学的厚さが、層構造によ
って決定される特定の値より大きいか小さいかによりノ
ーマリオ・ン型又ハノーマリオフ型となる。そのうち、
本発明はチャンネル層が下層１供給層が上層である場合
の改良１ある。
かかる構成を有する高電子移動度トランジスタにあって
、ソース・ドレイン電極と導電媒体′ｔ％ある電子蓄積
層（二次元電子ガス）との導通は、従来、金／金ゲルマ
ニ具つム（ａｕ ／ Ａｕ Ｇｅ ）等のソース・ｒレ
イン電極形成材の合金化によってなされていたが、アル
ミニ墓ウムガリエウム砒素（ム／ＧａＡｓ）はオーミッ
ク接触が形成しにくい牛導体″１％あるから、特にソー
ス・ドレイン電極が附着される層がアルミニ凰ウムガリ
エウム砒素（Ａ／ＧａＡｓ） ｉ’ある場合、満足すべ
き結果が得られていなかった。そこで、この電子供給層
であるアルミニ凰クムガリ為ウム砒素（ム／（）ａＡｓ
）層とチャンネル層である砒化ガリュウム（ＧａＡｓ）
層の一部とを除去し、チャンネル層ｔある砒化ガリエウ
ム（ＧａＡｓ）層上に直接ソース・ドレイン電極を形成
する手法が採られていたが、この場合当然メサ型となる
ため、集積化の妨げになるという欠点があった。
、ソース・ドレイン電極と導電媒体′ｔ％ある電子蓄積
層（二次元電子ガス）との導通は、従来、金／金ゲルマ
ニ具つム（ａｕ ／ Ａｕ Ｇｅ ）等のソース・ｒレ
イン電極形成材の合金化によってなされていたが、アル
ミニ墓ウムガリエウム砒素（ム／ＧａＡｓ）はオーミッ
ク接触が形成しにくい牛導体″１％あるから、特にソー
ス・ドレイン電極が附着される層がアルミニ凰ウムガリ
エウム砒素（Ａ／ＧａＡｓ） ｉ’ある場合、満足すべ
き結果が得られていなかった。そこで、この電子供給層
であるアルミニ凰クムガリ為ウム砒素（ム／（）ａＡｓ
）層とチャンネル層である砒化ガリュウム（ＧａＡｓ）
層の一部とを除去し、チャンネル層ｔある砒化ガリエウ
ム（ＧａＡｓ）層上に直接ソース・ドレイン電極を形成
する手法が採られていたが、この場合当然メサ型となる
ため、集積化の妨げになるという欠点があった。
本発明の目的はこの欠点を解消することにあり、夏型の
アルミニュウムガリ瓢つム砒素（Ａ／ＧａＡｓ）の単結
晶層よりなる電子供給層を上層とし、実質的に不純物を
含有しない砒化ガリＡウム（ＧａＡａ）の単結晶層よシ
なるチャンネル層を下層とするプレーナ型の高電子移動
度トランジスタにおいて、ソース・ドレイン領域のコン
タクト抵抗の低い高電子移動間トランジスタの製造方法
を提供することにある。
アルミニュウムガリ瓢つム砒素（Ａ／ＧａＡｓ）の単結
晶層よりなる電子供給層を上層とし、実質的に不純物を
含有しない砒化ガリＡウム（ＧａＡａ）の単結晶層よシ
なるチャンネル層を下層とするプレーナ型の高電子移動
度トランジスタにおいて、ソース・ドレイン領域のコン
タクト抵抗の低い高電子移動間トランジスタの製造方法
を提供することにある。
その要旨は、クロームＣ０ｒ）等−ｐｙニブされ中絶縁
性の砒化ガリエウム（ＧａＡｓ）よりなる基板上に、モ
レキエラービームエピタキシャル成長法を使用して実質
的Ｃ二不純物を含有しない砒化ガリエウム（ＧａＡｓ）
単結晶層よりなるチャンネル層と、不純物を含有しない
アルミニ凰ウムガリエウム砒素（Ａ／ＧａＡｓ）単結晶
層よりなる・９２７７層とＮ型のアルミニスウムガリ為
つム砒素（Ａ／ＧａＡａ）単結晶層よりなる電子供給層
とをつづけて形成し、その最上層であるアルミニλウム
ガリエウム砒素（Ａ／ＧａＡｓ）単結晶層上のソース・
ドレイン形成領域９．外の領域にマスクを形成し、この
マスクを使用して、ソース・ドレイン領域のみにプロ
トン（Ｈ＋）を注入し、この領域のアルミニ為クムガリ
凰ウム砒素（Ａ４ＧａＡｅ）層と砒化アルミニ＾ウム（
Ｇａａｓ）層とに欠陥を発生させてから、上記のマスク
を除去しそれに代えて窒化アル建二ニウム（ム／Ｎ）層
よりなる保護膜を゛全面に形成し、７００１０ｓｎ＋ｃ
のｉ１度ｆ熱処理を施こし、前工程１結晶欠陥を発生さ
せた領域のアルミニ凰ウムガリエクム砒素（Ａ／ＧａＡ
ｓ）層から、Ｎ型不純物であるシリコン（Ｓｌ）を、対
接する領域の、ひとしく結晶欠陥を含む砒化ガリエウム
（ＧａＡａ）層中に増速拡散させ、アルζニエウムガリ
エウム砒素（ＡＩＧａＡｓ）層と砒化ガリ凰つム（Ｇａ
Ａｓ）層との間のコンタクト抵抗を減少させてから、上
記の窒化アルミニスラム（Ａ／Ｎ）よりなる保護膜を除
去し、以下通常の手法をもって金／金ゲルマニ為つム（
Ａｕ／ＡｕＧｅ）等よりなるソース・ドレイン電極を形
成の上これを合金化してコンタクト抵抗の低いソース・
ドレイン電極を形成し、つづいて、ソース・ドレイン電
極に挾まれたゲート電極形成領域に通常の手法をもって
ゲート電極を形成することにある。プロトン注入の条件
は注入されるイオンの有する加速エネルギーと注入され
るイオンの到達する深さに関する「ＬＢＳ理論」に本と
づき、アルミニエウムガリ凰つム砒素（Ａ／ＧａＡｅ）
よりなる電子供給層とツマソファ層との厚さを考慮の上
、注入されるイオンの書間が７９７７７層とチャンネル
層との界面附近において最大となるように選択すればよ
い０更に具体的には上記アルミニ具ウムガリ瓢ウム砒累
（Ａ／ＧａＡｓ ）層の厚さがα２Ｊｍの場合、５９Ｋ
ｅＶ程度以上の加速エネルギーを本ってイオン注入する
ことが望ましい。又、チャンネル層と電子供給層との間
に介在するツマソファ層の機能は、ソース・Ｐレイン領
域にシリコン（Ｓｉ）を増速拡散させるためになす７０
０℃程度の熱処理において、ゲート領域下部のチャンネ
ル層に電子供給層から不純物が拡散して電子蓄積層（二
次元゛シ子ガス）の電子移動度が減少することを防止す
ることにある。
性の砒化ガリエウム（ＧａＡｓ）よりなる基板上に、モ
レキエラービームエピタキシャル成長法を使用して実質
的Ｃ二不純物を含有しない砒化ガリエウム（ＧａＡｓ）
単結晶層よりなるチャンネル層と、不純物を含有しない
アルミニ凰ウムガリエウム砒素（Ａ／ＧａＡｓ）単結晶
層よりなる・９２７７層とＮ型のアルミニスウムガリ為
つム砒素（Ａ／ＧａＡａ）単結晶層よりなる電子供給層
とをつづけて形成し、その最上層であるアルミニλウム
ガリエウム砒素（Ａ／ＧａＡｓ）単結晶層上のソース・
ドレイン形成領域９．外の領域にマスクを形成し、この
マスクを使用して、ソース・ドレイン領域のみにプロ
トン（Ｈ＋）を注入し、この領域のアルミニ為クムガリ
凰ウム砒素（Ａ４ＧａＡｅ）層と砒化アルミニ＾ウム（
Ｇａａｓ）層とに欠陥を発生させてから、上記のマスク
を除去しそれに代えて窒化アル建二ニウム（ム／Ｎ）層
よりなる保護膜を゛全面に形成し、７００１０ｓｎ＋ｃ
のｉ１度ｆ熱処理を施こし、前工程１結晶欠陥を発生さ
せた領域のアルミニ凰ウムガリエクム砒素（Ａ／ＧａＡ
ｓ）層から、Ｎ型不純物であるシリコン（Ｓｌ）を、対
接する領域の、ひとしく結晶欠陥を含む砒化ガリエウム
（ＧａＡａ）層中に増速拡散させ、アルζニエウムガリ
エウム砒素（ＡＩＧａＡｓ）層と砒化ガリ凰つム（Ｇａ
Ａｓ）層との間のコンタクト抵抗を減少させてから、上
記の窒化アルミニスラム（Ａ／Ｎ）よりなる保護膜を除
去し、以下通常の手法をもって金／金ゲルマニ為つム（
Ａｕ／ＡｕＧｅ）等よりなるソース・ドレイン電極を形
成の上これを合金化してコンタクト抵抗の低いソース・
ドレイン電極を形成し、つづいて、ソース・ドレイン電
極に挾まれたゲート電極形成領域に通常の手法をもって
ゲート電極を形成することにある。プロトン注入の条件
は注入されるイオンの有する加速エネルギーと注入され
るイオンの到達する深さに関する「ＬＢＳ理論」に本と
づき、アルミニエウムガリ凰つム砒素（Ａ／ＧａＡｅ）
よりなる電子供給層とツマソファ層との厚さを考慮の上
、注入されるイオンの書間が７９７７７層とチャンネル
層との界面附近において最大となるように選択すればよ
い０更に具体的には上記アルミニ具ウムガリ瓢ウム砒累
（Ａ／ＧａＡｓ ）層の厚さがα２Ｊｍの場合、５９Ｋ
ｅＶ程度以上の加速エネルギーを本ってイオン注入する
ことが望ましい。又、チャンネル層と電子供給層との間
に介在するツマソファ層の機能は、ソース・Ｐレイン領
域にシリコン（Ｓｉ）を増速拡散させるためになす７０
０℃程度の熱処理において、ゲート領域下部のチャンネ
ル層に電子供給層から不純物が拡散して電子蓄積層（二
次元゛シ子ガス）の電子移動度が減少することを防止す
ることにある。
以下、図面を参照しつつ、本発明の一実施例に係る半導
体袋看具体的には＾電子移動屓トランジスタの製造方法
を説明し、本発明の構成と特有の効果とを明らかにする
。
体袋看具体的には＾電子移動屓トランジスタの製造方法
を説明し、本発明の構成と特有の効果とを明らかにする
。
第１図参照
モレキエラービームエピタキシャル成長法を使用して、
クローム（Ｏｒ）等のドーゾ宮れた半絶縁性砒化ガリエ
ウム（ＧａＡｓ）基板１上に、ノンドープの砒化ガリ為
つム（Ｇａ Ａｌ ）層（チャンネル層）２と、ノンド
ープ１５０〜６ｏＸ程度の厚さを有するアルミニ凰ウム
ガリ凰ウム砒素（ム／Ｇａム８）層（Ａ１７７層）３と
、シＩＪ ：ｌ／ （８１） ＃Ｔ１Ｇ”７ｃｍ” ａ
ｍにドープされ厚さがα２ｆｉｍ程度のアルミニ島ウム
ガリ凰ウム砒素（ム／ＧａＡｓ）層（電子供給層）４と
をつづけて形成する。ツマソファ層３の機能は上記のと
おり、そレキ具う−ピームエピタキシャル成長工程中と
熱処理工程中にゲート下部領域での不純物拡散を防止す
ることにある。
クローム（Ｏｒ）等のドーゾ宮れた半絶縁性砒化ガリエ
ウム（ＧａＡｓ）基板１上に、ノンドープの砒化ガリ為
つム（Ｇａ Ａｌ ）層（チャンネル層）２と、ノンド
ープ１５０〜６ｏＸ程度の厚さを有するアルミニ凰ウム
ガリ凰ウム砒素（ム／Ｇａム８）層（Ａ１７７層）３と
、シＩＪ ：ｌ／ （８１） ＃Ｔ１Ｇ”７ｃｍ” ａ
ｍにドープされ厚さがα２ｆｉｍ程度のアルミニ島ウム
ガリ凰ウム砒素（ム／ＧａＡｓ）層（電子供給層）４と
をつづけて形成する。ツマソファ層３の機能は上記のと
おり、そレキ具う−ピームエピタキシャル成長工程中と
熱処理工程中にゲート下部領域での不純物拡散を防止す
ることにある。
第２図参照
フォトリソグラフィー法を使用して、ソース・ｒレイン
領域を除いて電子供給層４上にマスク層５を形成し、５
０ ＫｅＶ程度のエネルギーとＩ Ｘ １０”／ＩＩＰ
程度のドーズ量を亀ってプロトン（Ｈ＋）を注入する。
領域を除いて電子供給層４上にマスク層５を形成し、５
０ ＫｅＶ程度のエネルギーとＩ Ｘ １０”／ＩＩＰ
程度のドーズ量を亀ってプロトン（Ｈ＋）を注入する。
このエネルギーによってツマソファ層３とチャンネル層
２との界面近辺に最大量の結晶欠陥を含む領域６が発生
する。
２との界面近辺に最大量の結晶欠陥を含む領域６が発生
する。
第３図参照
マスク層５を除去した後、スパッタリングによって厚さ
１０００Ｘ程度の窒化アルミニスラム（Ａ／Ｎ）よりな
る保護膜７を形成して７００℃程度の温度１熱処理する
。この保護膜７が存在しないと電子供給層４をなすアル
ミニエウムガリ具つム砒素（Ａ／ＧａＡｓ ）の砒累（
Ａ８）が昇華したすして電子供給層、４を破損する０こ
の熱処理工程において、前工程で結晶欠陥の発生した領
域６の砒化ガ９ ＆ラム（ＧａＡｓ）領域でＮ型不純物
〒あるシリコン（Ｂ１）が増速拡散して、Ｎ型の砒化ガ
リエウム（ＧａＡａ）領域６′が形成され、このソース
・ドレイ７形成領域において電子供給層４とチャンネル
層２との間のコンタクト抵抗が低下する。
１０００Ｘ程度の窒化アルミニスラム（Ａ／Ｎ）よりな
る保護膜７を形成して７００℃程度の温度１熱処理する
。この保護膜７が存在しないと電子供給層４をなすアル
ミニエウムガリ具つム砒素（Ａ／ＧａＡｓ ）の砒累（
Ａ８）が昇華したすして電子供給層、４を破損する０こ
の熱処理工程において、前工程で結晶欠陥の発生した領
域６の砒化ガ９ ＆ラム（ＧａＡｓ）領域でＮ型不純物
〒あるシリコン（Ｂ１）が増速拡散して、Ｎ型の砒化ガ
リエウム（ＧａＡａ）領域６′が形成され、このソース
・ドレイ７形成領域において電子供給層４とチャンネル
層２との間のコンタクト抵抗が低下する。
第４図参照
保護膜７を熱燐酸（Ｈ３ＰＯ４）等を使用して溶融除去
した後、再びフォトリングラフイー法を使用してソース
・ドレイン領域以外の電子供給層４上領斌をマスク８を
もって覆い、金／金グルマ工轟つム（Ａｕ／ＡｕＧｅ）
等の金属層９を蒸着してこれを４００〜４５０℃１合金
化する。上記の工程Ｆ、Ｎａｊの砒化ガリーウム（Ｇａ
Ａｓ）領域６′がす〒に形成されているので、ソース・
ドレイン形成領域においては、金／金ゲルマニ轟つム（
ムｕ／ＡｕＧθ）層９と電子蓄積層（二次元電子ガス）
とのコンタクト抵抗は非常に低くなる。
した後、再びフォトリングラフイー法を使用してソース
・ドレイン領域以外の電子供給層４上領斌をマスク８を
もって覆い、金／金グルマ工轟つム（Ａｕ／ＡｕＧｅ）
等の金属層９を蒸着してこれを４００〜４５０℃１合金
化する。上記の工程Ｆ、Ｎａｊの砒化ガリーウム（Ｇａ
Ａｓ）領域６′がす〒に形成されているので、ソース・
ドレイン形成領域においては、金／金ゲルマニ轟つム（
ムｕ／ＡｕＧθ）層９と電子蓄積層（二次元電子ガス）
とのコンタクト抵抗は非常に低くなる。
第５図参照
ソース・ドレイン領域上以外からマスク層８とその上に
形成された金／金ゲルマニエウム（Ａｕ／ムｕＧｅ ）
層９とを除去し−て、ソース・ｆレイン電極９を完成す
る。
形成された金／金ゲルマニエウム（Ａｕ／ムｕＧｅ ）
層９とを除去し−て、ソース・ｆレイン電極９を完成す
る。
第６図参照
フォトリソグラフィー法を使用してゲート形成領埴土以
外をマスク（図示せず。）′ｔ％覆い、アルミニ瓢ウム
（Ａ／）等を蒸着の後、リフトオフ法フゲート領域上以
外からマスクとアルミニ具ウム（Ａ／）層とを除去し、
グー） １０を完成する。
外をマスク（図示せず。）′ｔ％覆い、アルミニ瓢ウム
（Ａ／）等を蒸着の後、リフトオフ法フゲート領域上以
外からマスクとアルミニ具ウム（Ａ／）層とを除去し、
グー） １０を完成する。
以上説明せるとおり、本発明によれば、Ｎ型のアルミニ
凰ウムガリ為ウム砒素（ム／ＧａＡｓ）の単結晶層よや
なる電子供給層を上層とし、実質的に不純物を含有しな
い砒化ガリーウム（ＧａＡａ）の単結晶層よりなるチャ
ンネル層を下層とするプレーナ型の高電子移動度トラン
ジスタにおいて、ソースドレイン形成領域の電子供給層
とチャンネル層との界面近傍にプロトン（Ｈ＋）注入を
なして意識的に結晶欠陥を作成し、ソース・ドレイン形
成領域のチャンネル層中に電子供給層中からＮＷ！不純
物な増速拡散させた後、ノース・Ｐレイン電極の形成と
合金化とをなすことを特像とする、ソース・ドレイン領
域のコンタクト抵抗の低い高電子移動度トランジスタを
製造する′方法を提供することができる。
凰ウムガリ為ウム砒素（ム／ＧａＡｓ）の単結晶層よや
なる電子供給層を上層とし、実質的に不純物を含有しな
い砒化ガリーウム（ＧａＡａ）の単結晶層よりなるチャ
ンネル層を下層とするプレーナ型の高電子移動度トラン
ジスタにおいて、ソースドレイン形成領域の電子供給層
とチャンネル層との界面近傍にプロトン（Ｈ＋）注入を
なして意識的に結晶欠陥を作成し、ソース・ドレイン形
成領域のチャンネル層中に電子供給層中からＮＷ！不純
物な増速拡散させた後、ノース・Ｐレイン電極の形成と
合金化とをなすことを特像とする、ソース・ドレイン領
域のコンタクト抵抗の低い高電子移動度トランジスタを
製造する′方法を提供することができる。
第１＋２＋３＋４・５．６図は本発明の一実施例に係る
半導体装置具体的にはプレーナ型高電子移動度トランジ
スタの主要工程における基板断面図１ある。 ｌ・・・クロームＰ−ゾされた牛絶縁性砒化ガリ具つム
基板、２・・・チャンネル層（実質的に不純物を含有し
ないアルミニュウムガリ異つム砒５Ｉ！単結晶層）、３
・・・ノ々ツファ層（実質的に不純物を含有しないアル
ミニ纂ウムガリエクム砒素層）、４・・・電子供給層（
−Ｎ型のアルミニ具ウムガリ龜ウム砒素層）、５・・・
マスク層（フォトレジスト層）、６・・・大貴べ；結晶
欠陥を含む領域、６′・・・Ｎ型の砒化ガリエウム領域
、フ・・・窒化アルミニ＾２ムよりなる保饅膜、８・・
・マスク層（フォトレジスト層）、９・・・ソース・ド
レイン電極層（金／金ゲルマニ具り上層）、ｌＯ・・・
ゲート電極層（アルミニエク上層）０第６図
半導体装置具体的にはプレーナ型高電子移動度トランジ
スタの主要工程における基板断面図１ある。 ｌ・・・クロームＰ−ゾされた牛絶縁性砒化ガリ具つム
基板、２・・・チャンネル層（実質的に不純物を含有し
ないアルミニュウムガリ異つム砒５Ｉ！単結晶層）、３
・・・ノ々ツファ層（実質的に不純物を含有しないアル
ミニ纂ウムガリエクム砒素層）、４・・・電子供給層（
−Ｎ型のアルミニ具ウムガリ龜ウム砒素層）、５・・・
マスク層（フォトレジスト層）、６・・・大貴べ；結晶
欠陥を含む領域、６′・・・Ｎ型の砒化ガリエウム領域
、フ・・・窒化アルミニ＾２ムよりなる保饅膜、８・・
・マスク層（フォトレジスト層）、９・・・ソース・ド
レイン電極層（金／金ゲルマニ具り上層）、ｌＯ・・・
ゲート電極層（アルミニエク上層）０第６図
Claims (1)
- 中絶縁性の砒化ガリュウムよりなる基板上に実質的に不
純物を含有しない砒化ガリエウムの単結晶層よりなるチ
ャンネル層を形成し、該チャンネル層上に実質的に不純
物を含有しないアルミニ為ウムガリュウム砒素の単結晶
層よりなるノ々ツファ層を形成し、該・２ソファ層上に
Ｎ型のアルミニエウムガリエウム砒素の単結晶層よりな
る電子供給層を形成し、前記電子供給層のソース・Ｐレ
イン形成領域以外の領域上にマスクを形成し、該マスク
を使用して選択的に前記ソース・ドレイン形成領域にプ
ロトンを注入し、その後プロトン注入領域１不純物拡散
が生じるのに十分な温度をもって熱処理を施こした後、
前記電子供給層のソース・Ｐレイン形成領域上にソース
・ドレイン電極を形成し、該ソース・ドレイン電極に挾
まれたゲート電極形成領域に金属層を形成してゲート電
極な完成する工程よシなる、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149990A JPS5851575A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149990A JPS5851575A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851575A true JPS5851575A (ja) | 1983-03-26 |
| JPS6356711B2 JPS6356711B2 (ja) | 1988-11-09 |
Family
ID=15487049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149990A Granted JPS5851575A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851575A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239679A (ja) * | 1985-04-15 | 1986-10-24 | Takeshi Kobayashi | 半導体装置 |
| US5381027A (en) * | 1988-01-26 | 1995-01-10 | Hitachi, Ltd. | Semiconductor device having a heterojunction and a two dimensional gas as an active layer |
| EP2953167A1 (en) * | 2014-06-05 | 2015-12-09 | Nxp B.V. | Semiconductor heterojunction device |
| CN106796953A (zh) * | 2014-10-30 | 2017-05-31 | 英特尔公司 | 源极/漏极至氮化镓晶体管中的2d电子气的低接触电阻再生长 |
| CN109841676A (zh) * | 2019-03-21 | 2019-06-04 | 华南理工大学 | 辅助掺杂实现常关型GaN HEMT器件及其制备方法 |
| US10756183B2 (en) | 2014-12-18 | 2020-08-25 | Intel Corporation | N-channel gallium nitride transistors |
| US10930500B2 (en) | 2014-09-18 | 2021-02-23 | Intel Corporation | Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices |
| US11177376B2 (en) | 2014-09-25 | 2021-11-16 | Intel Corporation | III-N epitaxial device structures on free standing silicon mesas |
| US11233053B2 (en) | 2017-09-29 | 2022-01-25 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| US12125888B2 (en) | 2017-09-29 | 2024-10-22 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
-
1981
- 1981-09-22 JP JP56149990A patent/JPS5851575A/ja active Granted
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239679A (ja) * | 1985-04-15 | 1986-10-24 | Takeshi Kobayashi | 半導体装置 |
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| CN106796953A (zh) * | 2014-10-30 | 2017-05-31 | 英特尔公司 | 源极/漏极至氮化镓晶体管中的2d电子气的低接触电阻再生长 |
| US10756183B2 (en) | 2014-12-18 | 2020-08-25 | Intel Corporation | N-channel gallium nitride transistors |
| US11233053B2 (en) | 2017-09-29 | 2022-01-25 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| US11728346B2 (en) | 2017-09-29 | 2023-08-15 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| US12125888B2 (en) | 2017-09-29 | 2024-10-22 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| CN109841676A (zh) * | 2019-03-21 | 2019-06-04 | 华南理工大学 | 辅助掺杂实现常关型GaN HEMT器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6356711B2 (ja) | 1988-11-09 |
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