JPH01117029A - 電子線位置検出基準マーク - Google Patents
電子線位置検出基準マークInfo
- Publication number
- JPH01117029A JPH01117029A JP62273244A JP27324487A JPH01117029A JP H01117029 A JPH01117029 A JP H01117029A JP 62273244 A JP62273244 A JP 62273244A JP 27324487 A JP27324487 A JP 27324487A JP H01117029 A JPH01117029 A JP H01117029A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- electron beam
- mark
- position detection
- detection reference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electron Beam Exposure (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、電子線露光法において、電子線とパターンの
位置合わせに用いる電子線位置検出基準マークに関する
ものである。
位置合わせに用いる電子線位置検出基準マークに関する
ものである。
[従来の技術]
電子線露光の際に用いる位置検出基準マーク(以下、マ
ークと略称する)として、例えば、5i02の凹凸ある
いは基板の凹凸パターンが用いられている。しかしなが
ら、この方法では、マークからの反射電子強度が小さい
ので、基板上のレジスト厚が厚くなったり、入射電流が
少なくなると、信号対ノイズ比(S/N比)が減少し、
位置検出の誤差が大きくなるという欠点がある。
ークと略称する)として、例えば、5i02の凹凸ある
いは基板の凹凸パターンが用いられている。しかしなが
ら、この方法では、マークからの反射電子強度が小さい
ので、基板上のレジスト厚が厚くなったり、入射電流が
少なくなると、信号対ノイズ比(S/N比)が減少し、
位置検出の誤差が大きくなるという欠点がある。
このため、反射電子強度の大きな金属をマークとして用
いる方法として特公昭62−1011号公報「集積化素
子の製造方法」に記載のものが知られている。第3図は
、そのような構造の一例を示す縦断面図である。即ち、
反射電子または2次電子の放射効率の大きい物質、たと
えばタンタル、タングステン、レニウム、オスミウム、
イリジウム、白金、金、タリウム等が基板11上のマー
クの第1層金属12としてできる限り厚く形成され、次
いで、前記第1層金属12の上部に集積化素子材料13
が第2層として形成され、充分なS/N比の位置検出信
号が得られる工夫がなされている。
いる方法として特公昭62−1011号公報「集積化素
子の製造方法」に記載のものが知られている。第3図は
、そのような構造の一例を示す縦断面図である。即ち、
反射電子または2次電子の放射効率の大きい物質、たと
えばタンタル、タングステン、レニウム、オスミウム、
イリジウム、白金、金、タリウム等が基板11上のマー
クの第1層金属12としてできる限り厚く形成され、次
いで、前記第1層金属12の上部に集積化素子材料13
が第2層として形成され、充分なS/N比の位置検出信
号が得られる工夫がなされている。
[発明が解決しようとする問題点]
上記の構造においては、従来のたとえば5i02の凹凸
パターンをマークとして用いる方法に比べて、S/N比
の改善がみられるものの、第−層がマークの一部として
使用されるため、集積回路素子部の形成とマーク部の形
成に際し、露光量を集積回路素子部とマーク部で変化さ
せ、また現像条件を変化させる必要かあった。さらに第
一層目の形成に際し、第二層目のパターンが存在するた
め、蒸着によるリフトオフ法が用いられないという欠点
があった。
パターンをマークとして用いる方法に比べて、S/N比
の改善がみられるものの、第−層がマークの一部として
使用されるため、集積回路素子部の形成とマーク部の形
成に際し、露光量を集積回路素子部とマーク部で変化さ
せ、また現像条件を変化させる必要かあった。さらに第
一層目の形成に際し、第二層目のパターンが存在するた
め、蒸着によるリフトオフ法が用いられないという欠点
があった。
本発明の目的は、このような従来の問題点を解決し、レ
ジストの厚さが厚くなっても、また熱処理プロセスを経
ても充分なS/N比を維持し、素子の金属パターン形成
と同時に形成可能な電子線位置検出基準マークを提供す
ることにある。
ジストの厚さが厚くなっても、また熱処理プロセスを経
ても充分なS/N比を維持し、素子の金属パターン形成
と同時に形成可能な電子線位置検出基準マークを提供す
ることにある。
[問題点を解決するための手段]
本発明は、被処理体表面の所定位置に形成された絶縁物
膜と、該絶縁物膜を覆い、かつ前記被処理体表面との接
触面を有する金属薄膜と、該金属薄膜上の所定位置に形
成された、被処理体表面と共晶合金を形成する金属より
なるマーク用金属とが設けられてなることを特徴とする
電子線位置検出基準マークである。
膜と、該絶縁物膜を覆い、かつ前記被処理体表面との接
触面を有する金属薄膜と、該金属薄膜上の所定位置に形
成された、被処理体表面と共晶合金を形成する金属より
なるマーク用金属とが設けられてなることを特徴とする
電子線位置検出基準マークである。
[作用]
本発明においては、被処理体表面上に絶縁物膜を設け、
かつ、この絶縁物膜上に金属薄膜を基板と接触するよう
に形成することによって、この金属薄膜上に形成された
マーク用金属が、被処理体表面と反応して共晶合金を形
成するものであっても熱処理後も電子線露光の際のマー
クとして利用できる。このため、オーミック金属のよう
に基板と反応するものによってマークを形成することが
可能となる。
かつ、この絶縁物膜上に金属薄膜を基板と接触するよう
に形成することによって、この金属薄膜上に形成された
マーク用金属が、被処理体表面と反応して共晶合金を形
成するものであっても熱処理後も電子線露光の際のマー
クとして利用できる。このため、オーミック金属のよう
に基板と反応するものによってマークを形成することが
可能となる。
また、素子金属パターン形成に先立って金属薄膜と絶縁
物膜とからなる部分を形成しておけば、素子金属パター
ンの形成と同時にマーク用金属を蒸着後、リフトオフに
よって形成できる。さらに、絶縁物膜の厚さを厚くする
ことによって、金属薄膜上に形成されるマーク用金属上
を覆うレジストの厚さは、同一被処理体表面上の他の部
分に比べて薄くなり、電子線露光時のマーク検出のS/
N比の減少が少なくなる。
物膜とからなる部分を形成しておけば、素子金属パター
ンの形成と同時にマーク用金属を蒸着後、リフトオフに
よって形成できる。さらに、絶縁物膜の厚さを厚くする
ことによって、金属薄膜上に形成されるマーク用金属上
を覆うレジストの厚さは、同一被処理体表面上の他の部
分に比べて薄くなり、電子線露光時のマーク検出のS/
N比の減少が少なくなる。
[実施例]
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
る。
第1図は、本発明の一実施例を示す縦断面図であって、
素子材料と同時にマークを形成する例を示している。第
1図において、被処理体である基板1(例えばn G
aAS)上に絶縁物膜4(例えば5i02 )が形成さ
れており、ざらに絶縁物膜4を覆い、基板1と接触する
ように金属薄膜3(例えばTi)が形成されている。そ
して、素子材料5(例えばAuGeとNiで構成される
オーミック金属)と同一の金属が素子材料5の形成と同
時に前記金属薄膜3上にマーク用金属2として形成され
ている。
素子材料と同時にマークを形成する例を示している。第
1図において、被処理体である基板1(例えばn G
aAS)上に絶縁物膜4(例えば5i02 )が形成さ
れており、ざらに絶縁物膜4を覆い、基板1と接触する
ように金属薄膜3(例えばTi)が形成されている。そ
して、素子材料5(例えばAuGeとNiで構成される
オーミック金属)と同一の金属が素子材料5の形成と同
時に前記金属薄膜3上にマーク用金属2として形成され
ている。
第2図に示すように、前記マーク構造をもつ基板1上に
電子線レジスト6を塗布すれば、前記マーク用金属2上
の前記電子線レジスト6の厚さは仙の領域に比べで薄く
なり、電子線7で走査しても、前記マーク用金属2から
の反射電子信号強度の減少は、電子線レジスト6の無い
場合に比べて小さく、S/N比の劣化が抑制された。
電子線レジスト6を塗布すれば、前記マーク用金属2上
の前記電子線レジスト6の厚さは仙の領域に比べで薄く
なり、電子線7で走査しても、前記マーク用金属2から
の反射電子信号強度の減少は、電子線レジスト6の無い
場合に比べて小さく、S/N比の劣化が抑制された。
また、マーク用金属2が金属薄膜3および絶縁物膜4で
基板1と分離されているため、基板1と反応して共晶合
金をつくるようなマーク用金属2であっても、熱処理後
もマークとして利用可能である。ざらに、絶縁物膜4を
覆い、基板1と接触するように金属薄膜3が形成される
ため、マーク゛検出時のチャージアップによるマーク位
置検出誤差を抑えることができる。
基板1と分離されているため、基板1と反応して共晶合
金をつくるようなマーク用金属2であっても、熱処理後
もマークとして利用可能である。ざらに、絶縁物膜4を
覆い、基板1と接触するように金属薄膜3が形成される
ため、マーク゛検出時のチャージアップによるマーク位
置検出誤差を抑えることができる。
本実施例では、第1図および第2図に示すように、マー
ク用金属2が絶縁物膜4上に形成されるので、マーク部
は電子線レジスト6に深く埋没しないので、良好なS/
N比の位置検出信号が得られる。また、熱処理後も基板
1とマーク用金属2が直接反応しないため、形状の変化
が少なく、充分なS/N比の信号が得られる。さらに、
絶縁物膜4と金属薄膜3を素子材料5の蒸着工程以前に
形成しておくので、素子材料5の蒸着と同時に、素子材
料と同一材料でマーク用金属2を形成すれば、重ね合わ
せ精度の劣化を減少させることができる。
ク用金属2が絶縁物膜4上に形成されるので、マーク部
は電子線レジスト6に深く埋没しないので、良好なS/
N比の位置検出信号が得られる。また、熱処理後も基板
1とマーク用金属2が直接反応しないため、形状の変化
が少なく、充分なS/N比の信号が得られる。さらに、
絶縁物膜4と金属薄膜3を素子材料5の蒸着工程以前に
形成しておくので、素子材料5の蒸着と同時に、素子材
料と同一材料でマーク用金属2を形成すれば、重ね合わ
せ精度の劣化を減少させることができる。
[発明の効果コ
以上、説明したとおり、本発明によれば、レジストの厚
さが厚くなっても、また熱処理プロセスを経ても、充分
なS/N比を維持し、素子材料のパターン形成と同時に
形成可能な電子線位置検出基準マークを提供することが
できる。
さが厚くなっても、また熱処理プロセスを経ても、充分
なS/N比を維持し、素子材料のパターン形成と同時に
形成可能な電子線位置検出基準マークを提供することが
できる。
第1図および第2図は本発明の一実施例の縦断面図、第
3図は従来例の縦断面図である。 1.11・・・基板(被処理体)
3図は従来例の縦断面図である。 1.11・・・基板(被処理体)
Claims (5)
- (1)被処理体表面の所定位置に形成された絶縁物膜と
、該絶縁物膜を覆い、かつ前記被処理体表面との接触面
を有する金属薄膜と、該金属薄膜上の所定位置に形成さ
れた、被処理体表面と共晶合金を形成する金属よりなる
マーク用金属とが設けられてなることを特徴とする電子
線位置検出基準マーク。 - (2)マーク用金属が、金(Au)単体、あるいは金ゲ
ルマニウム合金(AuGe)およびニッケル(Ni)、
あるいは金ゲルマニウム合金(AuGe)およびニッケ
ル(Ni)および金(Au)の層構造で形成される特許
請求の範囲第1項記載の電子線位置検出基準マーク。 - (3)金属薄膜が、チタニウム(Ti)、タングステン
(W)、クロムニウム(Cr)、タングステンシリサイ
ド(WSi)あるいはタンタリウム(Ta)である特許
請求の範囲第1項記載の電子線位置検出基準マーク。 - (4)絶縁物膜が二酸化ケイ素(SiO_2)、窒化ケ
イ素(SiN)あるいはシリコンオキシナイトライド(
SiON)である特許請求の範囲第1項記載の電子線位
置検出基準マーク。 - (5)被処理体表面がシリコン(Si)、ガリウムヒ素
(GaAs)、アルミニウムガリウムヒ素(AlGaA
s)、アルミニウムインジウムヒ素(AlInAs)あ
るいはインジウム燐(InP)である特許請求の範囲第
1項記載の電子線位置検出基準マーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273244A JPH0670958B2 (ja) | 1987-10-30 | 1987-10-30 | 電子線位置検出基準マーク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273244A JPH0670958B2 (ja) | 1987-10-30 | 1987-10-30 | 電子線位置検出基準マーク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117029A true JPH01117029A (ja) | 1989-05-09 |
| JPH0670958B2 JPH0670958B2 (ja) | 1994-09-07 |
Family
ID=17525132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273244A Expired - Lifetime JPH0670958B2 (ja) | 1987-10-30 | 1987-10-30 | 電子線位置検出基準マーク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0670958B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183360A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 電子線露光装置の装置較正用基準マーク及び装置較正 方法 |
-
1987
- 1987-10-30 JP JP62273244A patent/JPH0670958B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183360A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 電子線露光装置の装置較正用基準マーク及び装置較正 方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0670958B2 (ja) | 1994-09-07 |
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