JPH01125021A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に、ＣＭＯＳト
ランジスタ及びバイポーラトランジスタからなる高速で
低消費電力の半導体集積回路装置に関する。

〔従来の技術〕

従来のＣＭＯＳトランジスタのみを使用した論理回路を
第１図に示す、ここでは２人力ＮＡＮＤについて示す。

この２人力ＮＡＮＤ回路は２つの並列接続されたＰＭＯ
Ｓトランジスタ２００，２０１と２つの直列接続された
ＮＭｏ５トランジスタ２０２゜２０３とから構成される
。入力２０４と２０５が共に゛１″レベルであるとＮＭ
ｏ５トランジスタ２０２，２０３がオン状態になり、Ｐ
ＭＯＳトランジスタ２００，２０１はオフ状態になる。

したがって出力２０６は“０″レベルとなる。入力２０
４あるいは２０５のどちらか一方がパ０”レベルである
とＰＭＯＳトランジスタ２０１あるいは２００のどちら
か一方がオン状態になり、ＮＭＯＳトランジスタ２０２
あるいは２０３のどちらか一方がオフ状態になる。した
がって出力２０６はＪｌ　Ｉ　Ｉ＋レベルとなる。この
動作で判るように入力レベルが１”か“０”レベルに決
まると電源２０７から接地までに導電バスを作ることは
ない。

故に０Ｍ０８回路は低消費電力という特長を有している
。しかしＭＯＳトランジスタの伝達コンダクタンスがバ
イポーラトランジスタに比して小さいため、負荷容量が
大きいとその充放電に時間がかかり、スピードが遅くな
る欠点があった。

第２図は従来のバイポーラトランジスタのみによる２人
力ＮＡＮＤ回路を示す。

この２人力ＮＡＮＤ回路はマルチエミッタのＮＰＮトラ
ンジスタ（以後ＮＰＮと略す）３００゜ＮＰＮ３０１，
３０２，３０３．ダイオード３０４、それに抵抗３０５
，３０６，３０７，３０８から構成される。入力３０９
，３１０が共にＩｇ　１７ルベルの時、ＮＰＮ３００の
ベース、エミッタ接合は逆バイアスされるので、抵抗３
０５に流れるベース電流はＮＰＮ３０１のベース電流と
なる。したがってＮＰＮ３０１はオンとなり、抵抗３０
７の非接地側端子電位が上昇しＮＰＮ３０３はオンとな
るので出力３１１は“０ルベルとなる。なお、この時、
抵抗３０６の電源３１２と反対側の端子電位が低下する
のでＮＰＮ３０２はオフとなる。一方、入力３０９，３
１０のうちどちらかが“Ｏｌｊレベルの時はＮＰＮ３０
０のベース、エミッタ接合に順バイアスされ、抵抗３０
５を流れるベース電流は大部分人力３０９または３１０
に流れ込むのでＮＰＮ３００は飽和状態となる。したが
ってＮＰＮ３０１のベースへは入力３０９または３１０
の０”レベルがほぼそのまま伝達され、ＮＰＮ３０１は
オフトなルノテ、ＮＰＮ３０３がオフどなる。一方抵抗
３０６の電源３１２と反対側の端子の電位が上昇するの
でＮＰＮ３０２がオンになり、ＮＰＮ３０２のエミッタ
電流が負荷を充電し、出力３１１はＩＩ　ｌ　ｌｊレベ
ルとなる。

この様なバイポーラトランジスタ回路では、大きな電流
を低インピーダンス回路に流し込んだり、流し出したり
するので消費電力が大きい欠点がある。集積度に関して
もバイポーラトランジスタ回路は０Ｍ０８回路に比べて
かなり劣る。一方、スピード、は高い伝達コンダクタン
ス特性のため速いという特徴を有している。

〔発明が解決しようとする課題〕

以上述べてきたＣＭＯ３回路、バイポーラ回路の欠点を
補うために、第３図に示すようなインバータ回路が知ら
れている。このインバータはＰＭＯ３５０、ＮＰＮ５３
．ＰＮＰトランジスタ（以下ＰＮＰと略す）５４から成
る。入力５５が０”Ｌ／　／＜　／Ｌ／　（１）時、Ｐ
ＭＯＳ　５０はオントな’Ｊ　ＮＭＯＳ５１はオフとな
る。したがってＮＰＮ５３とＰＮＰ５４のベース電位が
上昇し、ＮＰＮ５３はオンとなりＰＮＰ５４はオフとな
り、出力５６は１１１″ルベルトナル、入力５５が６４
１　ＩＩ　Ｌ、　ヘル（７）時、　ＰＭＯ５５０はオフ
となりＮＭＯＳ５１はオンとなる。、したがってＮＰＮ
５３はＰＮＰ５４のベース電位が低下し、ＮＰＮ５３は
オフとなりＰＮＰ５４はオンとなり、出力５６（よ“０
”レベルとなる。

しかし、バイポーラトランジスタの１つにＰＮＰ５４を
用いているため、出力信号５６の立下りが遅くなるとい
う欠点があった。これは、ＰＮＰはＮＰＮよりも、電流
増幅率等の性能が落ちるためである。

また、ＩＥＥＥ　Ｔｒａｎｓ　Ｅｌｅｃｔｒｏｎ、　Ｄ
ｅｖｉｃｅｓ　ｖｏｌ。

ＥＤ−１６，Ｎ（１１１，ＮＯＶ、１９６９．ｐ９４５
〜９５１のＦｉｇ、　８には、第１４図に示す様なイン
バータ回路が記載されている。

このインバータ回路はＰＭＯＳトランジスタ４０１、Ｎ
ＭＯＳトランジスタ４０２．第１のＮＰＮトランジスタ
５０１．第２のＮＰＮトランジスタ５０２から構成され
る。

このインバータ回路では第１及び第２のＮＰＮ５０１．
５０２がオフになるとき、ベースに蓄積した寄生電荷を
強制的に抜取る手段がないため該ＮＰＮ５０１，５０２
がオフに切換ねる時間が長くなる。そのため第１．第２
のＮＰＮ５０１゜５０２がともにオンとなる状態が長く
続き、消費電力が増加するだけでなくスイッチング時間
も遅くなる。

さらに、上記文献のＦｉｇ、　１０には、第１５図示す
様なインバータ回路が記載されている。第１５図のイン
バータ回路は、第１４図のインバータ回路に、ＮＭＯＳ
トランジスタ４０３及びＰＭＯＳトランジスタ４０４を
設けた構成となっている。

ＮＭＯ８４０３は第１のＮＰＮ５０１がオンからオフに
なるとき、ベースに蓄積した寄生電荷を強制的に抜取る
手段であり、ＰＭＯ８４０４は第２のＮＰＮ５０２がオ
ンからオフになるとき、ベースに蓄積した寄生電荷を強
制的に抜取る手段であり、これらによって第１４図のイ
ンバータ回路よりは、若干、高速性が得られるが、ＮＭ
Ｏ５４０３とＰＭＯ８４０４のゲートが共に入力２Ｎに
接続されるので入力容量が大きくなり、回路の高速性が
得られないという問題がある。また、ＰＭＯＳトランジ
スタ４０４は、入力レベルが１′０′″でオン状態にな
るが、このときのＰＭＯ８４０４のゲート・ソース間の
電位は、第２のＮＰＮ５０２のＩＶＢ！（例えば、Ｓｉ
の場合は約０．７Ｖ）（７）みであるので、ＰＭＯ８４
０４のドレイン電流Ｉｏは殆んど流れず、第２のＮＰＮ
５０２のベースに蓄積した寄生電荷は、放電されず、回
路の高速性が得られないという問題点も有する。

また、米国特許筒４，３０１，３８３号には、第１６図
に示す様なバッファ回路が記載されている。

ＰＭＯ８６０１，６０３，６０５，ＮＭＯ８６０２゜６
０４、ＮＰＮ７０１，７０２で構成される回路であるが
、ＰＭＯＳ６０１．ＮＭＯ８６０２で構成される第１の
インバータ回路の後段に、ＰＭＯ５６０３、ＮＭＯ８６
０４１’構成さレル第２のインバータ回路であり、ＮＰ
Ｎ７０２は２段のインバータ回路を介して駆動されるこ
とになり、遅延が生じて、回路全体としての高速性が得
られないという問題点を有する。

本発明の目的は、以上述べてきたＣＭＯＳ回路、バイポ
ーラトランジスタ回路の欠点を補い、電界効果トランジ
スタ及びバイポーラトランジスタからなる高速で低消費
電力の半導体集積回路装置を提供するにある。

〔課題を解決するための手段〕

本発明は、ＣＭＯＳ回路の低消費電力特性及びバイポー
ラ回路の高スピード特性に着目し、両ゲートを組合せた
複合回路により高速で低消ｇＲ電力の回路を得ようとす
るものである。

そのため、ＴＴＬゲートで行われているような２個のＮ
ＰＮ）ランジスタを電源端子と接地端子間に直列接続し
たいわゆるトーテムポール型出力段とＣＭＯ３回路から
なる論理回路、バイポーラトランジスタを駆動する回路
から成り、該駆動回路の相補出力を該出力段のバイポー
ラトランジスタのベースに供給することにより、高入力
インピーダンス、低出力インピーダンス回路を実現する
。

この場合、ＭＯＳトランジスタとＮＰＮトランジスタは
ダーリントン接続され、大きな伝達コンダクタンスを得
ることができる。

本発明の第１の特徴とするところは、一方導電型のコレ
クタと他方導電型のベースと一方導電型のエミッタとを
有し、コレクタ・エミッタ電流路が第１の電源端子と出
力端子とに接続される第１のバイポーラトランジスタと
、一方導電型のコレクタと他方導電型のベースと一方導
電型のエミッタとを有し、コレクタ・エミッタ電流路が
上記出力端子と第２の電源端子とに接続される第２のバ
イポーラトランジスタと、少なくとも一つの入力端子に
印加される入力信号に応答して、上記第１の電源端子と
上記第１のバイポーラトランジスタのベースとの間に配
置された少なくとも一つの他方導電型電界効果トランジ
スタと、上記入力端子に印加される上記入力信号に応答
して、上記出力端子と上記第２のバイポーラトランジス
タのベースとの間に配置された少なくとも一つの一方導
電型電界効果トランジスタと、上記第１のバイポーラト
ランジスタのベースに接続され、上記第１のバイポーラ
トランジスタのベースがら蓄積電荷を引き抜く第１の電
荷引抜素子と、上記第２のバイポーラトランジスタのベ
ースに接続され、上記第２のバイポーラトランジスタの
ベースから蓄積電荷を引き抜く第２の電荷引抜素子とを
具備するものにおいて、上記第１の電荷引抜素子と上記
第２の電荷引抜素子との少なくとも一方は、上記接続さ
れたバイポーラトランジスタのベースとエミッタとの間
に接続される抵抗であることにある。

本発明の第２の特徴とするところは、一方導電型のコレ
クタと他方導電型のベースと一方導電型のエミッタとを
有し、コレクタ・エミッタ電流路が第１の電源端子と出
力端子とに接続される第１のバイポーラトランジスタと
、一方導電型のコレクタと他方導電型のベースと一方導
電型のエミッタとを有し、コレクタ・エミッタ電流路が
上記出力端子と第２の電源端子とに接続される第２のバ
イポーラトランジスタと、少なくとも一つの入力端子に
印加される入力信号に応答して、上記第１の電源端子と
上記第１のバイポーラトランジスタのベースとの間に配
置された少なくとも一つの他方導電型電界効果トランジ
スタと、上記入力端子に印加される上記入力信号に応答
して、上記出方端子と上記第２のバイポーラトランジス
タのベースとの間に配置された少なくとも一つの一方導
電型電界効果トランジスタと、上記第１のバイポーラト
ランジスタのベースと上記出力端子との間に接続される
第１の抵抗と上記第２のバイポーラトランジスタのベー
スと上記第２の電源端子との間に接続される第２の抵抗
とを具備することにある。

本発明の第３の特徴とするところは、一方導電型のコレ
クタと他方導電型のベースと一方導電型のエミッタとを
有し、コレクタ・エミッタ電流路が第１の電源端子と出
力端子とに接続される第１のバイポーラトランジスタと
、一方導電型のコレクタと他方導電型のベースと一方導
電型のエミッタとを有し、コレクタ・エミッタ電流路が
上記出力端子と第２の電源端子とに接続される第２のバ
イポーラトランジスタと、少なくとも一つの入力端子に
印加される入力信号に応答して、上記第１の電源端子と
上記第１のバイポーラトランジスタのベースとの間に配
置された少なくとも一つの他方導電型電界効果トランジ
スタと、上記入力端子に印加される上記入力信号に応答
して、上記出力端子と上記第２のバイポーラトランジス
タのベースとの間に配置された少なくとも一つの第１の
一方導電型電界効果トランジスタと、上記入力端子に印
加される上記入力信号に応答して、上記第１のバイポー
ラトランジスタのベースから蓄積電荷を引き抜く少なく
とも一つの第２の一方導電型電界効果トランジスタと、
上記第２のバイポーラトランジスタのベースと上記第２
の電源端子との間に接続される抵抗とを具備することに
ある。

〔実施例〕

以下、本発明を実施例によって詳細に説明する。

（実施例１） 第４図は、トーテムポール出力形インバータ回路を示す
。

第４図に於いて、１４は、コレクタが電源端子１に、エ
ミッタが出力端子１７に接続される第１のＮＰＮバイポ
ーラトランジスタ（以下単に第１のＮＰＮと称す）、１
５は、コレクタが出力端子１７に、エミッタが接地電位
ＧＮＤである固定電位端子に接続される第２のＮＰＮの
バイポーラトランジスタ（以下単に第２のＮＰＮと称す
）、１０は、ゲートが入力端子１６に、ソース及びトレ
インがそれぞれ第１のＮＰＮのコレクタとベースとに接
続されるＰ型組縁ゲート電界効果トランジスタ（以下単
にＰＭＯ３と称す）、１１は、ゲートが入力端子１６に
、ドレイン及びソースが第２のＮＰＮのコレクタとベー
スとに接続されるＮ型絶縁ゲート電界効果トランジスタ
（以下単にＮＭＯ８と称す）、１２及び１３は、第１．
第２のＮＰＮのベースとエミッタとの間に設けられる抵
抗である。

表１は本実施例の論理動作を示すものである。

表１ 入力１６が“０”レベルの時、ＰＭＯ８ＩＯがオンとな
りＮＭｏ５１１がオフとなる。したがって第１のＮＰＮ
１４のベース電位が上昇し、第１のＮＰＮ１４はオンと
なる。このとき、ＮＭＯＳＩＩがオフとなるので第２の
ＮＰＮのベース１５への電流の供給が止るとともに、第
２のＮＰＮ１５のベース及びＮＭＯＳＩＩに蓄積された
蓄積電荷が抵抗１３を介して接地電位ＣＮＤへ抜取られ
るので。

第２のＮＰＮ１５は急速にオフになる。

したがって、第１のＮＰＮ１４のエミッタ電流は図示し
ない容量性負荷を充電し出力１７は急速に“１″レベル
となる。

入力１６が゛′１″ルベルの時、ＰＭＯ８ＩＯがオフと
なりＮＭＯ８１１がオンとなる。このとき、ＰＭＯ８Ｉ
Ｏがオフとなるので第１のＮＰＮ１４のベースへの電流
の供給が止まるとともに、第１のＮＰＮ１４（７）ベー
スＢ及びＰＭＯ８１０に’ｌ積された蓄積電荷が抵抗↓
２．ＮＭＯ８ＩＩ、ＮＰＮ１５、抵抗１３を介して接地
電位ＧＮＤへ抜取られるので、第１のＮＰＮ１４は急速
にオフになる。

また、ＮＭＯＳＩＩがオンとなり、ドレインとソースと
の間が短絡されるので、第２のＮＰＮ１５のベースには
出力１７からの電流と、前述した様な第１（７）ＮＰＮ
１４のベース及びＰＭＯ３ＩＯＬ、−蓄積された蓄積電
荷の電流とが共に供給され、第２のＮＰＮ１５は急速に
オンとなる。したがって。

出力１７は急速にｌＩ　Ｏ”レベルとなる。

ここで、抵抗１２の働きについて更に述べる。

前述した様に抵抗１２は、ＰＭＯ８ＩＯ及び第１のＮＰ
Ｎ１４がオンからオフに切換るとき、ＰＭＯ３１０及び
第１のＮＰ、Ｎ１４のベースに蓄積された蓄積電荷を抜
取り、第１のＮＰＮ１４を急速にオフさせる働きと、こ
の抜取った電荷をオンとなった８ＭＯ８１１を介して第
２のＮＰＮのベースに供給して、第２のＮＰＮを急速に
オンさせる働きとを持つ。

さらに、抵抗１２がＰＭＯ８ＩＯのドレインとＮＭＯ８
１１のドレインとの間に設けられているので、電源端子
１と接地電位ＧＮＤとの間に導電パスが生じることなく
、低消費電力が達成できる。

つまり、仮に抵抗１２がＰＭＯ８１０のドレインとＧＮ
Ｄとを接続する様に設けられた場合、入力１６が（＃　
ＯＩＩレベルのとき、電源端子１とＧＮＤとの間に導電
パスが生じ、常に電流が流れ、消費電力が大きくなるが
本実施例では導電パスが生じない。

また、本実施例に於いては、抵抗１２が出力端子１７に
も接続されていることによって、入力１６が“０”レベ
ルのとき、ＰＭＯ８ＩＯと抵抗１２とを介して、出力１
７の電位を電源端子１の電位の近くまで上昇させること
ができ、出力のフル振幅化が図れノイズマージンを十分
確保できる。

次に抵抗１３の働きについて更に述べる。前述した様に
、抵抗１３はＮＭＯＳＩＩ及び第２のＮＰＮ１５がオン
からオフに切換るとき、　ＮＭＯＳＩＩ及び第２のＮＰ
Ｎ１５のベースに蓄積された蓄積電荷を抜取り、第２の
ＮＰＮ１５を急速にオフさせる働きを持つ、更に本実施
例に於いては、入力１６が“１”レベルのとき抵抗１３
と８ＭＯ８１１とを介して、出力１７を１″０″レベル
の近くまで下降させることができ、出力のフル振幅化が
図れ、ノイズマージンを十分確保できる。

また１、本実施例に於いては、バイポーラトランジスタ
はＮＰＮトランジスタのみを使用するので。

スイッチング特性を一致させやすい。

また、本実施例によれば、電流増幅率が低いＰＮＰトラ
ンジスタを使用していないので、出力信号の立下りが遅
くなることはなくなり、高速動作可能である。

（実施例２） 第５図は本発明の第２の実施例となる２人力ＮＡＮＤ回
路である。

第５図に於いて、２６は、コレクタが電源端子１に、エ
ミッタが出力端子２９が接続される第１のＮＰＮ、２７
は、コレクタが出力端子２９に、エミッタが接地電位Ｇ
ＮＤである固定電位端子に接続される第２のＮＰＮ、２
８は２個の入力端子。

２０及び２１は、各ゲートがそれぞれ異なる入力端子２
８に、各ソース及び各ドレインが°、第１のＮＰＮ２６
のコレクタとベースとの間に並列にそれぞれ接続される
ＰＭＯ３，２２及び２３は、各ゲートがそれぞれ異なる
入力端子２８に、各ドレイン及び各ソースが第２のＮＰ
Ｎ２７のコレクタとベースとの間に直列にそれぞれ接続
されるＮＭＯ５，２４はＰＭＯ８２０，２１（７）ドレ
イン、第１のＮＰＮ２６のベースとＮＭｏＳ２２のドレ
イン。

出力端子とを接続する抵抗、２５は第２のＮＰＮ２７の
ベースとエミッタとを接続する抵抗である。

表２は本実施例の論理動作を示すものである。

表２ まず入力２８のどちらかが１１０　＄ルベルの時、ＰＭ
ＯＳ２０．２１のどちらかがオンとなり、ＮＭｏＳ２２
，２３のどちらかがオフとなる。したがって第１のＮＰ
Ｎ２６のベース電位が上昇し、第１のＮＰＮ２６はオン
となる。このとき、　ＮＭｏＳ２２．２３のうちどちら
かがオフとなるので第２のＮＰＮ２７のベースへの電流
の供給が止るとともに、第２（７）ＮＰＮ２７（７）べ
−Ｘ及びＮＭＯＳ２２．２３に蓄積された蓄積電荷が抜
取られるので、第２のＮＰＮ２７は急速にオフになる。

したがって、第１のＮＰＮ２６のエミッタ電流は図示し
ない容量性負荷を充電し出力２９は、急速に１”レベル
となる。

入力２８の両方が“Ｏ”レベルの時、ＰＭＯ８２０，２
１の両方がオンとなり、ＮＭｏＳ２２゜２３の両方がオ
フとなる。したがって動作は上記と同じで出力２９は“
１”となる。

一方入力２８の両方が１”レベルの時、ＰＭＯ５２０，
２１の両方がオフとなり、ＮＭｏＳ２２゜２３の両方が
オンとなる。このとき、ＰＭＯ３２０，２１が共にオフ
となるので第１のＮＰＮ２６のベースへ電流の供給が止
まるとともに、第１のＮＰＮ２６のベース及びＰＭＯ８
２０，２１に蓄積された蓄積電荷が抜取られるので、第
１のＮＰＮ２６は急速にオフになる。また、ＮＭｏＳ２
２，２３がオンとなり、ドレインとソースとの間が短絡
されるので、第２のＮＰＮ２７のベースには出力２９か
らの電流と、前述した様な第１のＮＰＮ２６のベース及
びＰＭＯ８２０，２１に蓄積された蓄積電荷の電流とが
共に供給され第２のＮＰＮ２７は急速にオンとなる。し
たがって、出力２９は急速に１１０”レベルとなる。

本実施例に於いても、第１の実施例と同様な効果が達成
できる。

尚、本実施例では２人力ＮＡＮＤ回路を例にとって説明
したが、３人力ＮＡＮＤ、４人力ＮＡＮＤ等の一般のに
入力ＮＡＮＤ回路（ｋ≧２）に、本発明は適用できる。

（実施例３） 第６図は本発明の第３の実施例となる２人力ＮＯＲ回路
である。

第６図に於いて、３６は、コレクタが電源端子１に、エ
ミッタが出力端子３９に接続される第１のＮＰＮ、３７
は、コレクタが出力端子３９に。

エミッタが接地電位ＧＮＤに接続される第２のＮＰＮ、
３８は２個の入力端子、３０及び３１は、各ゲートがそ
れぞれ異なる入力端子３８に、各ソース及び各ドレイン
が、第１のＮＰＮ３６のコレクタとベースとの間に直列
にそれぞれ接続されるＰＭＯ８，３２及び３３は、各ゲ
ートがそれぞれ異なる入力端子３８に、各ドレイン及び
各ソースが第２のＮＰＮ３７のコレクタとベースとの間
に並列にそれぞれ接続されるＮＭＯ８，３４はＰＩＩＩ
ＯＳ３１のドレインとＮＭｏＳ３２，３：Ｍ）Ｆレイ：
／、出力端子３９とを接続する抵抗、３５は第２のＮＰ
Ｎ３７のベースとエミッタとを接続する抵抗である６ 表３は本実施例の論理動作を示すものである。

表３ まず入力３８の両方が１１０”レベルの時、ＰＭＯ５３
０，３１の両方がオンとなり、　ＮＭＯ３３２，３３の
両方がオフとなる。したがって第１のＮＰＮ３６のベー
ス電位が上昇し、第１のＮＰＮ３６はオンとなる。この
とき、ＮＭＯ８３２，３３が共にオフとなるので第２の
ＮＰＮ３７のベースへの電流の供給が止るとともに、第
２のＮＰＮ３７のベース及びＮＭＯ８３２，３３に蓄積
された蓄積電荷が抜取られるので、第２のＮＰＮ３７は
急速にオフになる。

したがって、第１のＮＰＮ３６のエミッタ電流は図示し
ない容量性負荷を充電し出力３９は急速に“１”レベル
となる。

入力３８のどちらかが＃　Ｉ　Ｉｔレベルの時、ＰＭＯ
Ｓ３０．３１（７１どちらかがオフとなす、　ＮＭＯ５
３２，３３のどちらかがオンとなる。このとき、ＰＭＯ
５３０，３１のうちどちらかがオフとなるので第１のＮ
ＰＮ３６のベースへの電流の供給が止まるとともに。

第１のＮＰＮ３６（７）べ−２及びＰＭＯ８３０゜３１
のうちどちらかに蓄積された蓄積電荷が抜取られるので
、第１のＮＰＮ３６は急速にオフになる。また、ＮＭＯ
８３２，３３がオンとなり、それぞれのドレインとソー
スとの間が短絡されるので、第２のＮＰＮ３７のベース
には出力３９からの電流と、前述した様な第１のＮＰＮ
３６のベース及びＰＭＯ８３０，３１のうちどちらかに
蓄積された蓄積電荷の電流とが共に供給され、第２のＮ
ＰＮ３７は急速にオンとなる。したがって、出力３９は
急速に“０”レベルとなる。

入力３８の両方が１１”レベルの時、ＰＭＯ８３０，３
１（７）両方がオフトなり、ＮＭＯ８３２゜３３の両方
がオンとなる。したがって動作は上記と同じで出力３９
はＯ”レベルとなる。

本実施例に於いても、第１の実施例と同様な効果が達成
できる。

尚、本実施例では２人力ＮＯＲ回路を例にとって説明し
たが、３人力ＮＯＲ，４人力ＮＯＲ等の一般のに入力Ｎ
ＯＲ回路（ｋ≧２）に、本発明は適用できる。

（実施例４） 第７図は本発明の第４の実施例となる、出力部に第４図
に示したインバータ回路を使用したラッチを示す。

第７図に於いて、４２はラッチパルス４０１の反転を作
るＣＭＯＳインバータ、４ｏはデータ入力４００を伝達
するトランスファゲート、４３は記憶部を構成するＣＭ
ＯＳインバータ、４１はトランスファゲートであり、第
４図と同一符号は同−物及び相当物を示す。

データ入力４００をラッチする際にはラッチパルス４０
１を“１”にする。するとトランスファゲート４ｏは、
オンとなりトランスファゲート４１はオフとなりデータ
が書込まれる。その後ラッチパルス４０１を“Ｏｎにす
るとトランスファゲート４０はオフとなり、トランスフ
ァゲート４１はオンとなる。したがってインバータ４３
、トーテムポール出力形インバータ及びトランスファゲ
ート４１でデータを保持する。

本実施例によればＣＭＯＳｌｉｉ動段とバイポーラ出力
段２段の最小構成のラッチ回路が実現でき、バッファ回
路を用いずに高速、低消費電力及び高集積のＬＳＩ化が
可能となる。

（実施例５） 第８図は本発明の第５の実施例となるインバータ回路で
ある。

本実施例は第４図に示す第１の実施例に於ける抵抗１２
を第２のＮ型絶縁ゲート電界効果トランジスタ（以下単
に第２のＮＭＯ８と称す、尚、以後ＮＭＯ８ＩＩを第１
１７）ＮＭＯ３と称す）９０に置き換えた実施例である
。第２のＮＭＯＳ　９０のゲートは入力端子１６に、ド
レイン及びソースはそれぞれＰＭＯ８ＩＯのドレイン、
第２のＮＰＮ１５のベースとに接続される。第４図と同
一符号は同−物及び相当物を示す。第４図とほぼ同じ動
作である。

第４図の第１の実施例と異なる点は第１のＮＰＮｌ４が
オフになる時、即ち入力１６が“１”レベルの時、第２
のＮＭＯ８９０がオンになり、第１のＮＰＮｌ４及びＰ
ＭＯ８ＩＯの蓄積電荷を引き抜く点である。第４図では
抵抗１２がこの働きをしているが、本実施例では第２の
ＮＭＯＳ　９０のソースを第２のＮ　Ｐ　Ｎ　ｉ　５の
ベースに接続することにより、さらにベース電流を増加
させて第２のＮＰＮｌ５がオフからオンになるのを速め
ている。

更に、第４図の第１の実施例に於いては、ＰＭＯ３１０
がオフからオンに切換るとき、抵抗１２にも電流が流れ
、分流して、第１のＮＰＮｌ４のベース電位の上昇が遅
れ、第１のＮＰＮｌ４がオフからオンへの切換えが、若
干遅れるが１本実施例に於いては、ＰＭＯ５ＩＯがオフ
からオンに切換るとき、第２のＮＭＯ８９０はオンから
オフになり、第２のＮＭＯＳ　９０のドレインとソース
との間には電流が流れず分流しないので、第１のＮＰＮ
ｌ、４のベース電位が第１の実施例より速く上昇し、第
１のＮＰＮｌ４がオフからオンになるのをより速くする
ことができる。

本実施例によれば、抵抗１２を第２のＮＭＯ３９０で置
換したことによって集積度の向上と高速化が図れ、さら
に、第２のＮＭＯ３９０のソースを第２のＮＰＮｌ５の
ベースに接続することにより、より高速化が達成できる
。

（１４７１例Ｇ） 第９図は本発明の第６の実施例となるインバータ回路で
ある。

本実施例は第８図に示す第５の実施例に於ける抵抗１３
を第２のＰ型電界効果トランジスタであるＰ型チャネル
接合電界効果トランジスタ（以下ＰＪＦＥＴと略す）１
００に置換した例である。

ＰＪＦＥＴｌｏｏのゲートは入力端子１６にソース及び
ドレインはそれぞれ第２のＮＰＮのベースとエミッタと
に接続される。

第９図に於いて、第４図及び第８図と同一符号は同−物
及び相当物を示す。

第８図の実施例５と異なる点は第２のＮＰＮｌ５がオン
からオフになる時、即ち入力１６が“１”からＩｔ　Ｏ
＄ルベルになる時、第２のＮＰＮｌ５の蓄積電荷をＰＪ
ＦＥＴｌｏｏを介して引き抜く点である。蓄積電荷を引
き抜く時にはＰＪＦＥＴｌｏｏのオン抵抗が小さくなり
、第２のＮＰＮｌ５を速くオフにする。

また、入力１６が“０”から“１”レベルになる時には
ＰＪＦＥＴｌｏｏがオンからオフになり、第２のＮＰＮ
ｌ５へのベース供給電流が分流されないの　゛で第２の
ＮＰＮｌ５が速くオフからオンになる。

本実施例によれば、更に高速化の効果がある。

（実施例７） 第１０図は本発明の第７の実施例となるインバータ回路
である。

本実施例は第８図に示す実施例５に於ける抵抗１３を第
３のＮ型絶縁ゲート電界効果トランジスタ（以下単に第
３のＮＭＯＳと称す）１１０に置換した例であり、第４
図及び第８図と同一符号は同−物及び相当物を示す。第
３のＮＭＯ８ＩＩ○のゲートは第１のＮＰＮｌ４のベー
スに、ドレイン及びソースはそれぞれ第２のＮＰＮｌ５
のベースとエミッタとに接続される。

第８図の実施例５と異なる点は第２のＮＰＮｌ５がオン
からオフになる時、即ち入力１６が“１″から“０”レ
ベルの時、第２のＮＰＮｌ５及び第１のＮＭＯＳ　１１
の蓄積電荷を第３の８ＭＯ３１１０を介して抜き取る点
である。入力１６が″Ｏ′″レベルの時には第１のＮＰ
Ｎｌ４の高いベース電位が第３のＮＭＯ３ＩＩＯのゲー
トに加わりこのベース信号に応答して第３のＮＭＯ８１
１０がオンとなり、ＮＭＯ８ＩＩＯのドレイン・ソース
間の電流が流れ、第２のＮＰＮｌ５のベース、エミッタ
間を短絡し、蓄積電荷をより高速に抜き取る。

本実施例によれば、抵抗を使用しないので、更に高集積
化ができ、る効果がある。

また、第１５図の従来例と異なり、ＮＭＯ５ＩＩＯのゲ
ートが入力に接続されていないので、入力容量が小さく
なり、回路の高速化が図れる。

第８図、第９図、第１０図では第４図の変形例としてイ
ンバータ回路について説明したが、第５図等の多入力Ｎ
ＡＮＤや第６図等の多入力ＮＯＲ回路や第７図のラッチ
回路等への適用も同様に可能である。

以上、ＬＳＩに使用する論理回路について説明してきた
が、ＬＳＩの出力を外部へ出す出方回路についても本発
明は適用できる。その実施例を第１１図、第１２図、第
１３図に示す、３つの例はインバータ回路であるが、多
大カＮＡＮＤ回路や多入力ＮＯＲ回路への適用も同様に
可能である。

（実施例８） 第１１図は第８図とほぼ同じ構成で、同様な動作をする
。

第１１図に於いて、第８図と同一符号は同−物及び相当
物を示し、１２５は第８図等の第１のＮＰＮのベースと
コレクタとの間にショットキーバリヤダイオードを設け
たもの、１２６は第２のＮＰＮのベースとコレクタとの
間にショットキーバリヤダイオードを設けたもの、１２
３はゲートが入力端子１６に、ドレイン及びソースがそ
れぞ九電源端子１と第２のＮＰＮ１２６のベースとに接
続される第４のＮ型電界効果トランジスタ（以下単に第
４のＮＭＯ８と称す）である。

第８図の実施例５と異なる第１点はＮＰＮ１２５と１２
６をショットキーバリヤダイオード付にしたことである
。これはＮＰＮ　トランジスタが飽和することによって
発生する蓄積電荷を引き抜く時間を短縮するためである
。

異なる第２点は、第４のＮＭＯ８１２３を電源と第２の
ＮＰＮ１２６のベース間に設置し、ゲートを入力１６と
接続することである。

これは、出力回路の場合、出力ロウレベルの電圧ＶｏＬ
でシンク電流■ｏＬを流し込む必要があるので、入力１
６が１１１”レベ゛ルの時、第２のＮＰＮ１２６のベー
スに電流を流し続けておく必要があるためである。

本実施例によれば、高速、低消費電力の出力回路を実現
することができる。

（実施例９） 第１２図は第９図に示す実施例６とほぼ同じ構成及び動
作である。第１２図に於いて、第９図及び第１１図と同
一符号は同−物及び相当物を示し。

第１１図の抵抗１３を第９図と同様にＰＪＦＥＴＩＧＯ
で置換したものである。第９図と異なる点は実施例８と
同様に、第１及び第２のＮＰＮ１２５，１２６をショッ
トキーバリヤダイオード付にした事と第２のＮＰＮ１２
６のベース電流供給用の第４のＮＭＯ８１２３を設置し
たことである０本実施例によれば、更に高速の出力回路
を実現することができる。

（実施例１０） 第１３図は第１０図とほぼ同じ構成及び動作である。第
１３図に於いて、第１０図及び第１１図と同一符号は同
−物及び相当物を示し、第１１図の抵抗１３を第３のＮ
ＭＯ５１１０で置換したものである。第１０図と異なる
点は実施例８と同様に、第１及び第２のＮＰＮ１２５，
１２６をショットキーバリヤダイオード付にした事と、
第２のＮＰＮ１２６のベース電流供給用の第４のＮＭＯ
５１２３を設置したことである０本実施例によれば、更
に高集積の出力回路を実現することができる。

〔発明の効果〕

以上述べた様に本発明によれば、バイポーラトランジス
タの高駆動能力と電界効果トランジスタの低消費電力特
性を兼ね備えた回路を最小段数で構成し、高速、低消費
電力の半導体集積回路装置を得ることができる。

【図面の簡単な説明】

第１図は従来のＣＭＯＳ回路図、第２図は従来のＴＴＬ
回路図、第３図は従来例であるインバータ回路図、第４
図は本発明の第１の実施例であるインバータ回路、第５
図は本発明の第２の実施例である２人力ＮＡＮＤ回路、
第６図は本発明の第３の実施例である２人力ＮＯＲ回路
、第７図は本発明の第４の実施例であるラッチ回路、第
８図は本発明の第５の実施例であるインバータ回路、第
９図は本発明の第６の実施例であるインバータ回路、第
１０図は本発明の第７の実施例であるインバータ回路、
第１１図は本発明の第８の実施例である反転出力回路、
第１２図は本発明の第９０実施例である反転出力回路、
第１３図は本発明の第１０の実施例である反転出力回路
、第１４図、第１５図及び第１６図は従来例のインバー
タ回路である。 １０−ＰＭＯＳトランジスタ、１１，９０，１１０゜１
２３・・・ＮＭＯＳトランジスタ、１２．１３・・・抵
抗、１４，１５・・・ＮＰＮ　トランジスタ、１００・
・・ＰチャネルＪＦＥＴ、１２５，１２６・・・ショッ
トキーバリヤダイオード付ＮＰＮトランジスタ。 泉１０ 第３日 第４図 率５日 第′Ｉ日 菓８図 も９図 第１０図 率１１図 高１２日 塔１４０ 地１５日

Claims (1)

1. 【特許請求の範囲】 １、一方導電型のコレクタと他方導電型のベースと一方
   導電型のエミッタとを有し、コレクタ・エミッタ電流路
   が第１の電源端子と出力端子とに接続される第１のバイ
   ポーラトランジスタと、一方導電型のコレクタと他方導
   電型のベースと一方導電型のエミッタとを有し、コレク
   タ・エミッタ電流路が上記出力端子と第２の電源端子と
   に接続される第２のバイポーラトランジスタと、 少なくとも一つの入力端子に印加される入力信号に応答
   して、上記第１の電源端子と上記第１のバイポーラトラ
   ンジスタのベースとの間に配置された少なくとも一つの
   他方導電型電界効果トランジスタと、 上記入力端子に印加される上記入力信号に応答して、上
   記出力端子と上記第２のバイポーラトランジスタのベー
   スとの間に配置された少なくとも一つの一方導電型電界
   効果トランジスタと、 上記第１のバイポーラトランジスタのベースに接続され
   、上記第１のバイポーラトランジスタのベースから蓄積
   電荷を引き抜く第１の電荷引抜素子と、 上記第２のバイポーラトランジスタのベースに接続され
   、上記第２のバイポーラトランジスタのベースから蓄積
   電荷を引き抜く第２の電荷引抜素子とを具備するものに
   おいて、 上記第１の電荷引抜素子と上記第２の電荷引抜素子との
   少なくとも一方は、上記接続されたバイポーラトランジ
   スタのベースとエミッタとの間に接続される抵抗である
   、 ことを特徴とする半導体集積回路装置。 ２、特許請求の範囲第１項において、 上記入力信号を出力信号として上記入力端子に印加する
   ＣＭＯＳ論理回路と、 を具備することを特徴とする半導体集積回路装置。 ３、一方導電型のコレクタと他方導電型のベースと一方
   導電型のエミッタとを有し、コレクタ・エミッタ電流路
   が第１の電源端子と出力端子とに接続される第１のバイ
   ポーラトランジスタと、一方導電型のコレクタと他方導
   電型のベースと一方導電型のエミッタとを有し、コレク
   タ・エミッタ電流路が上記出力端子と第２の電源端子と
   に接続される第２のバイポーラトランジスタと、 少なくとも一つの入力端子に印加される入力信号に応答
   して、上記第１の電源端子と上記第１のバイポーラトラ
   ンジスタのベースとの間に配置された少なくとも一つの
   他方導電型電界効果トランジスタと、 上記入力端子に印加される上記入力信号に応答して、上
   記出力端子と上記第２のバイポーラトランジスタのベー
   スとの間に配置された少なくとも一つの一方導電型電界
   効果トランジスタと、 上記第１のバイポーラトランジスタのベースと上記出力
   端子との間に接続される第１の抵抗と、 上記第２のバイポーラトランジスタのベースと上記第２
   の電源端子との間に接続される第２の抵抗と、 を具備することを特徴とする半導体集積回路装置。 ４、特許請求の範囲第３項において、 上記入力信号を出力信号として上記入力端子に印加する
   ＣＭＯＳ論理回路と、 を具備することを特徴とする半導体集積回路装置。 ５、一方導電型のコレクタと他方導電型のベースと一方
   導電型のエミッタとを有し、コレクタ・エミッタ電流路
   が第１の電源端子と出力端子とに接続される第１のバイ
   ポーラトランジスタと、一方導電型のコレクタと他方導
   電型のベースと一方導電型のエミッタとを有し、コレク
   タ・エミッタ電流路が上記出力端子と第２の電源端子と
   に接続される第２のバイポーラトランジスタと、 少なくとも一つの入力端子に印加される入力信号に応答
   して、上記第１の電源端子と上記第１のバイポーラトラ
   ンジスタのベースとの間に配置された少なくとも一つの
   他方導電型電界効果トランジスタと、 上記入力端子に印加される上記入力信号に応答して、上
   記出力端子と上記第２のバイポーラトランジスタのベー
   スとの間に配置された少なくとも一つの第１の一方導電
   型電界効果トランジスタと、 上記入力端子に印加される上記入力信号に応答して、上
   記第１のバイポーラトランジスタのベースから蓄積電荷
   を引き抜く少なくとも一つの第２の一方導電型電界効果
   トランジスタと、上記第２のバイポーラトランジスタの
   ベースと上記第２の電源端子との間に接続される抵抗と
   、 を具備することを特徴とする半導体集積回路装置。 ６、特許請求の範囲第５項において、 上記入力信号を出力信号として上記入力端子に印加する
   ＣＭＯＳ論理回路と、 を具備することを特徴とする半導体集積回路装置。