JPH01125023A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に、ＣＭＯＳト
ランジスタ及びバイポーラトランジスタからなる高速で
低消費電力の半導体集積回路装置に関する。

〔従来の技術〕

従来のＣＭＯＳトランジスタのみを使用した論理回路を
第１図に示す。ここでは２人力ＮＡＮＤについて示す。

この２人力ＮＡＮＤ回路は２つの並列接続されたＰＭＯ
Ｓトランジスタ２００，２０１と２つの直列接続された
ＮＭＯＳトランジスタ２０２゜２０３とから構成される
。入力２０４と２０５が共に“１”レベルであるとＮＭ
ＯＳトランジスタ２０２．２０３がオン状態になり、Ｐ
ＭＯＳトランジスタ２００，２０１はオフ状態になる。

したかって出力２０６は“０”レベルとなる。入力２０
４あるいは２０５のどちらか一方が“Ｏ”レベルである
とＰＭｏＳトランジスタ２０１あるいは２００のどちら
か一方がオン状態になり、ＮＭＯＳトランジスタ２０２
あるいは２０３のどちらか一方がオフ状態になる。した
がって出力２０６は１′１”レベルとなる。この動作で
判るように入力レベルが“１”か“Ｏ”レベルに決まる
と電源２０７から接地までに導電パスを作ることはない
。

故に０Ｍ０８回路は低消費電力という特長を有している
。しかしＭｏＳトランジスタの伝達コンダクタンスがバ
イポーラトランジスタに比して小さいため、負荷容量が
大きいとその充放電に時間がかかり、スピードが遅くな
る欠点があった。

第２図は従来のバイポーラトランジスタのみによる２人
力ＮＡＮＤ回路を示す。

この２人力ＮＡＮＤ回路はマルチエミッタのＮＰＮトラ
ンジスタ（以後ＮＰＮと略す＞　ａＯＯ。

ＮＰＮ３０１，３０２，３０３．ダイオード３０４゜そ
れに抵抗３０５，３０６，３０７，３０８から構成され
る。入力３０９，３１０が共に“１”レベルの時、ＮＰ
Ｎ３００のベース、エミッタ接合は逆バイアスされるの
で、抵抗３０５に流れるベース電流はＮＰＮ３０１のベ
ース電流となる。したがってＮＰＮ３０１はオンとなり
、抵抗３０７の非接地側端子電位が上昇しＮＰＮ３０３
はオンとなるので出力３１１は“Ｏ”レベルとなる。な
お、この時、抵抗３０６の電源３１２と反対側の端子電
位が低下するのでＮＰＮ３０２はオフとなる。一方、入
力３０９，３１０のうちどちらかが“０”レベルの時は
ＮＰＮ３００のベース、エミッタ接合に順バイアスされ
、抵抗３０５を流れるベース電流は大部分入力３０９ま
たは３１０に流れ込むのでＮＰＮ３００は飽和状態とな
る。したがってＮＰＮ３０１のベースへは入力３０９ま
たは３１０の＃　ＯＩｔレベルがほぼそのまま伝達され
、ＮＰＮ３０１はオフとなるので、ＮＰＮ３０３がオフ
となる。一方抵抗３０６の電源３１２と反対側の端子の
電位が上昇するのでＮＰＮ３０２がオンになり′、ＮＰ
Ｎ３０２のエミッタ電流が負荷を充電し、出力３１１は
“１”レベルとなる。

この様なバイポーラトランジスタ回路では、大きな電流
を低インピーダンス回路に流し込んだり、流し出したり
するので消費電力が大きい欠点がある。集積度に関して
もバイポーラトランジスタ回路は０Ｍ０８回路に比べて
かなり劣る。一方、スピードは高い伝達コンダクタンス
特性のため速いという特徴を有している。

〔発明が解決しようとする課題〕

以上述べてきた０Ｍ０８回路、バイポーラ回路の欠点を
補うために、第３図に示すようなインバータ回路が知ら
れている。このインバータはＰＭＯ３５０、ＮＰＮ５３
．ＰＮＰトランジスタ（以下ＰＮＰと略す）５４から成
る。入力５５が“０”レベ）Ｌ／（１）時、ＰＭＯ８５
０はオンとなりＮＭＯＳ５１はオフとなる。したがって
ＮＰＮ５３とＰＮＰ５４のベース電位が上昇し、ＮＰＮ
５３はオンとなりＰＮＰ５４はオフとなり、出力５６は
“１″レベルとなる。入力５５が“１”レベルの時、Ｐ
ＭＯＳ５０はオフとなりＮＭＯＳ５１はオンとなる。し
たがつてＮＰＮ５３はＰＮＰ５４のベース電位が低下し
、ＮＰＮ５３はオフとなりＰＮＰ５４はオンとなり、出
力５６は０”レベルとなる。

しかし、バイポーラトランジスタの１つにＰＮＰ５４を
用いているため、出力信号５６の立下りが遅くなるとい
う欠点があった。これは、ＰＮＰはＮＰＮよりも、電流
増幅率等の性能が落ちるためである。

また、ＩＥＥＥ　Ｔｒａｎｓ　Ｅｌｅｃｔｒｏｎ、　Ｄ
ｅｖｉｃｅｓ　ｖｏｌ。

ＥＤ−１６，Ｎａ１ｌ、Ｎｏｖ、１９６９．ｐ９４５〜
９５１のＦｉｇ、　８には、第１４図に示す様なインバ
ータ回路が記載されている。

このインバータ回路はＰＭＯＳトランジスタ４０１、Ｎ
ＭＯＳトランジスタ４０２．第１のＮＰＮトランジスタ
５０１．第２のＮＰＮトランジスタ５０２から構成され
る。

このインバータ回路では第１及び第２のＮＰＮ５０１．
５０２がオフになるとき、ベースに蓄積した寄生電荷を
強制的に抜取る手段がないため該ＮＰＮ５０１，５０２
がオフに切換わる時間が長くなる。そのため第１．第２
のＮＰＮ５０１　。

５０２がともにオンとなる状態が長く続き、消費電力が
増加するだけでなくスイッチング時間も遅くなる。

さらに、上記文献のＦｉｇ、　１０には、第１５図示す
様なインバータ回路が記載されている。第１５図のイン
バータ回路は、第１４図のインバータ回路に、ＮＭｏ５
トランジスタ４０３及びＰＭＯＳトランジスタ４０４を
設けた構成となっている。

ＮＭＯ８４０３は第１（７）ＮＰＮ５０１がオンからオ
フになるとき、ベースに蓄積した寄生電荷を強制的に抜
取る手段であり、ＰＭＯ８４０４は第２のＮＰＮ５０２
がオンからオフになるとき、ベースに蓄積した寄生電荷
を強制的に抜取る手段であり、これらによって第１４図
のインバータ回路よりは、若干、高速性が得られるが、
ＮＭＯ３４０３とＰＭＯＳ　４０４のゲートが共に入力
２Ｎに接続されるので入力容量が大きくなり、回路の高
速性が得られないという問題がある。また、ＰＭＯＳト
ランジスタ４０４は、入力レベルが“０”でオン状態に
なるが、このときのＰＭＯ８４０４のゲート・ソース間
の電位は、第２のＮＰＮ５０２のＩＶＢ！（例えば、５
ｉ（７）場合は約０　、７　Ｖ）（７）みであるので、
ＰＭＯ５４０４のドレイン電流ＩＤは殆んど流れず、第
２のＮＰＮ５０２のベースに蓄積した寄生電荷は、放電
されず、回路の高速性が得られないという問題点も有す
る。

また、米国特許第４，３０１，３８３号には、第１６図
に示す様なバッファ回路が記載されている。

ＰＭＯ３６０１，６０３，６０５，ＮＭＯ３６０２゜６
０４、ＮＰＮ７０１，７０２で構成される回路であるが
、ＰＭＯ８６０１，ＮＭＯ８６０２で構成される第１の
インバータ回路の後段に、ＰＭＯ３６０３、ＮＭＯ８６
０４で構成される第２のインバータ回路であり、ＮＰＮ
７０２は２段のインバータ回路を介して駆動されること
になり、遅延が生じて、回路全体としての高速性が得ら
れないという問題点を有する。

本発明の目的は、以上述べてきた０Ｍ０８回路、バイポ
ーラトランジスタ回路の欠点を補い、電界効果トランジ
スタ及びバイポーラトランジスタからなる高速で低消費
電力の半導体集積回路装置を提供するにある。

〔課題を解決するための手段〕

本発明は、０Ｍ０８回路の低消費電力特性及びバイポー
ラ回路の高スピード特性に着目し、両ゲートを組合せた
複合回路により高速で低消費電力の回路を得ようとする
ものである。

そのため、ＴＴＬゲートで行われているような２個のＮ
ＰＮトランジスタを電源端子と接地端子間に直列接続し
たいわゆるトーテムポール型出力段と０Ｍ０８回路から
なる論理回路、バイポーラトランジスタを駆動する回路
から成り、該駆動回路の相補出力を該出力段のバイポー
ラトランジスタのベースに供給することにより、高入力
インピーダンス、低出力インピーダンス回路を実現する
。

この場合、ＭＯＳトランジスタとＮＰＮトランジスタは
ダーリントン接続され、大きな伝達コンダクタンスを得
ることができる。

本発明の特徴とするところは、 コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が第１の電源端子と出力端子とに接続される
第１のバイポーラトランジスタと。

コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が上記出力端子と第２の電源端子とに接続さ
れる第２のバイポーラトランジスタと、 少なくとも一つの入力端子に印加される入力信号に応答
して、上記第１の電源端子から上記第１のバイポーラト
ランジスタのベースへの電流路を形成する少なくとも一
つの一方導電型電界効果トランジスタと、 上記入力端子に印加される上記入力信号に応答して、上
記第１の電源端子から上記第２のバイポーラトランジス
タのベースへの電流−路を形成する少なくとも一つの他
方導電型電界効果トランジスタと、 を具備することにある。

〔実施例〕

以下１本発明を実施例によって詳細に説明する。

（実施例１） 第４図は、トーテムポール出力形インバータ回路を示す
。

第４図に於いて、１４は、コレクタが電源端子１に、エ
ミッタが出力端子１７に接続される第１のＮＰＮバイポ
ーラトランジスタ（以下単に第１のＮＰＮと称す）、１
５は、コレクタが出力端子１７に、エミッタが接地電位
ＧＮＤである固定電位端子に接続される第２のＮＰＨの
バイポーラトランジスタ（以下単に第２のＮＰＮと称す
）、１０は、ゲートが入力端子１６に、ソース及びドレ
インがそれぞれ第１のＮＰＮのコレクタとベースとに接
続されるＰ型線縁ゲート電界効果トランジスタ（以下単
にＰＭＯ８と称す）、１１は、ゲートが入力端子１６に
、ドレイン及びソースが第２のＮＰＮのコレクタとベー
スとに接続されるＮ型絶縁ゲート電界効果トランジスタ
（以下単にＮＭＯ８と称す）、１２及び１３は、第１．
第２のＮＰＮのベースとエミッタとの間に設けられる抵
抗である。

表１は本実施例の論理動作を示すものである。

表１ 人力１６が“Ｏ”レベルの時、ＰＭＯ８ＩＯがオンとな
りＮＭＯ５ＩＩがオフとなる。したがって第１のＮＰＮ
１４のベース電位が上昇し、第１のＮＰＮ１４はオンと
なる。このとき、ＮＭＯ３１１がオフとなるので第２の
ＮＰＮのベース１５への電流の供給が止るとともに、第
２のＮＰＮ１５のベース及びＮＭＯ３ＩＩに蓄積された
蓄積電荷が抵抗１３を介して接地電位ＣＨＤへ抜取られ
るめで、第２のＮＰＮ１５は急速にオフになる。

したがって、第１のＮＰＮ１４のエミッタ電流は図示し
ない容量性負荷を充電し出力１７は急速に１１１”レベ
ルとなる。

入力１６が“１”レベルの時、ＰＭＯ３ＩＯがオフとな
りＮＭＯ８ＩＩがオンとなる。このとき、ＰＭＯ３ＩＯ
がオフトなルノテ第１（７）　Ｎ　Ｐ　Ｎ　１４のベー
スへの電流の供給が止まるとともに、第１のＮＰＮ１４
（７）／’Ｃ−ＸＢ及びＰＭＯ８Ｉ（ｌ蓄積された蓄積
電荷が抵抗１２．ＮＭＯ８ＩＩ、ＮＰＮ１５、抵抗１３
を介して接地電位ＧＮＤへ抜取られるので、第１のＮＰ
Ｎ１４は急速にオフになる。

また、ＮＭＯ８ＩＩがオンとなり、ドレイ゛ンとソース
との間が短絡されるので、第２のＮＰＮ１５のベースに
は出力１７からの電流と、前述した様な第１のＮＰＮ１
４のベース及びＰＭＯ３ＩＯに蓄積された蓄積電荷の電
流とが共に供給され、第２のＮＰＮ１５は急速にオンと
なる。したがって、出力１７は急速に１１０”レベルと
なる。

ここで、抵抗１２の働きについて更に述べる。

前述した様に抵抗１２は、ＰＭＯ８ＩＯ及び第１のＮＰ
Ｎ１４がオンからオフに切換るとき、ＰＭＯ５１０及び
第１のＮＰＮ１４のベースに蓄積された蓄積電荷を抜取
り、第１のＮＰＮ１４を急速にオフさせる働きと、この
抜取った電荷をオンとなったＮＭＯ８ＩＩを介して第２
のＮＰＮのベースに供給して、第２のＮＰＮを急速にオ
ンさせる働きとを持つ。

さらに、抵抗１２がＰＭＯ５１０のドレインとＮＭＯ８
ＩＩのドレインとの間に設けられているので、電源端子
１と接地電位ＧＮＤとの間に導電パスが生じることなく
、低消費電力が達成できる。

つまり、仮に抵抗１２がＰＭＯ５ＩＯのドレインとＧＮ
Ｄとを接続する様に設けられた場合、入力１６が“０”
レベルのとき、電源端子１とＧＮＤとの間に導電パスが
生じ、常に電流が流れ、消費電力が大きくなるが本実施
例では導電パスが生じない。

また、本実施例に於いては、抵抗１２が出力端子１７に
も接続されていることによって、入力１６が“０”レベ
ルのとき、ＰＭＯ８ＩＯと抵抗１２とを介して、出力１
７の電位を電源端子１の電位の近くまで上昇させること
ができ、出力のフル振幅化が図れノイズマージンを十分
確保できる。

次に抵抗１３の働きについて更に述べる。前述した様に
、抵抗１３はＮＭｏ５１１及び第２のＮＰＮ１５がオン
からオフに切換るとき、ＮＭＯ３ＩＩ及び第２のＮＰＮ
１５のベースに蓄積された蓄積電荷を抜取り、第２のＮ
ＰＮＩ５を急速にオフさせる働きを持つ。更に本実施例
に於いては、入力１６が１１１”レヘルノトき抵抗１３
とＮＭｏ５１１とを介して、出力１７を“０”レベルの
近くまで下降させることができ、出力のフル振幅化が図
れ、ノイズマージンを十分確保できる。

また、本実施例に於いては、バイポーラトランジスタは
ＮＰＮトランジスタのみを使用するので。

スイッチング特性を一致させやすい。

また、本実施例によれば、電流増幅率が低いＰＮＰ　ト
ランジスタを使用していないので、出力信号の立下りが
遅くなることはなくなり、高速動作可能である。

（実施例２） 第５図は本発明の第２の実施例となる２人力ＮＡＮＤ回
路である。

第５図に於いて、２６は、コレクタが電源端子１に、エ
ミッタが出力端子２９が接続される第１のＮＰＮ、２７
は、コレクタが出力端子２９に、エミッタが接地電位Ｇ
ＮＤである固定電位端子に接続される第２のＮＰＮ、２
８は２個の入力端子、２０及び２１は、各ゲートがそれ
ぞれ異なる入力端子２８に、各ソース及び各ドレインが
、第１のＮＰＮ２６のコレクタとベースとの間に並列に
それぞれ接続されるＰＭＯ８，２２及び２３は、各ゲー
トがそれぞれ異なる入力端子２８に、各ドレイン及び各
ソースが第２のＮＰＮ２７のコレクタとベースとの間に
直列にそれぞれ接続されるＮＭＯ３，２４はＰＭＯ５２
０，２１のドレイン、第１のＮＰＮ２６（７）ベースと
ＮＭｏ８２２（ｉ’）ドレイン、出力端子とを接続する
抵抗、２５は第２のＮＰＮ２７のベースとエミッタとを
接続する抵抗である。

表２は本実施例の論理動作を示すものである。

表２ まず入力２８のどちらかが“０”レベルの時、ＰＭＯ５
２０，２１のどちらかがオンとなり、ＮＭｏ８２２，２
３のどちらかがオフとなる。したがって第１のＮＰＮ２
６のベース電位が上昇し、第１のＮＰＮ２６はオンとな
る。このとき、ＮＭｏ３２２．２３のうちどちらかがオ
フとなるので第２のＮＰＮ２７のベースへの電流の供給
が止るとともに、第２のＮＰＮ２７のベース及びＮＭＯ
Ｓ２２．２３に蓄積された蓄積電荷が抜取られるので、
第２のＮＰＮ２７は急速にオフになる。

したがって、第１のＮＰＮ２６のエミッタ電流は図示し
ない容量性負荷を充電し出力２９は、急速に“１″レベ
ルとなる。

入力２８の両方が“０”レベルの時、ＰＭＯ８２０，２
１の両方がオンとなり、ＮＭＯＳ２２゜２３の両方がオ
フとなる。したがって動作は上記と同じで出力２９は“
１”となる。

−六入力２８の両方が“１”レベルの時、ＰＭＯＳ２０
．２１の両方がオフとなり、ＮＭＯＳ２２゜２３の両方
がオンとなる。このとき、ＰＭＯ３２０，２１が共にオ
フとなるので第１のＮＰＮ２６のベースへ電流の供給が
止まるとともに、第１のＮＰＮ２６のベース及びＰＭＯ
８２０，２１に蓄積された蓄積電荷が抜取られるので、
第１のＮＰＮ２６は急速にオフになる。また、ＮＭＯＳ
２２，２３がオンとなり、ドレインとソースとの間が短
絡されるので、第２のＮＰＮ２７のベースには出力２９
からの電流と、前述した様な第１のＮＰＮ２６のベース
及びＰＭＯ８２０，２１に蓄積された蓄積電荷の電流と
が共に供給され第２のＮＰＮ２７は急速にオンとなる。

したがって、出力２９は急速に“０”レベルとなる。

本実施例に於いても、第１の実施例と同様な効果が達成
できる。

尚、本実施例では２人力ＮＡＮＤ回路を例にとって説明
したが、３人力ＮＡＮＤ、４人力ＮＡＮＤ等の一般のに
入力ＮＡＮＤ回路（ｋ≧２）に、本発明は適用できる。

（実施例３） 第６図は本発明の第３の実施例となる２人力ＮＯＲ回路
である。

第６図に於いて、３６は、コレクタが電源端子１に、エ
ミッタが出力端子３９に接続される第１のＮＰＮ、３７
は、コレクタが出力端子３９に、エミッタが接地電位Ｇ
ＮＤに接続される第２のＮＰＮ、３８は２個の入力端子
、３０及び３１は、各ゲートがそれぞれ異なる入力端子
３８に、各ソース及び各ドレインが、第１のＮＰＮ３６
のコレクタとベースとの間に直列にそれぞれ接続される
ＰＭＯ８，３２及び３３は、各ゲートがそれぞれ異なる
入力端子８８に、各ドレイン及び各ソースが第２のＮＰ
Ｎ３７のコレクタとベースとの間に並列にそれぞれ接続
されるＮＭＯ８，３４はＰＭＯＳ３１のドレインとＮＭ
ＯＳ３２，３３（７）ドレイン、出力端子３９とを接続
する抵抗、３５は第２のＮＰＮ３７のベースとエミッタ
とを接続する抵抗である。

表３は本実施例の論理動作を示すものである。

表３ ます入゛力３８の両方が１１０”レベルの時、ＰＭＯＳ
３０．３１７１両方がオントなり、ＮＭＯＳ３２゜３３
の両方がオフとなる。したがって第１のＮＰＮ３６のベ
ース電位が上昇し、第１のＮＰＮ３６はオンとなる。こ
のとき、ＮＭＯＳ３２，３３が共にオフとなるので第２
のＮＰＮ３７のベースへの電流の供給が止るとともに、
第２のＮＰＮ３７のベース及びＮＭＯＳ３２，３３に蓄
積された蓄積電荷が抜取られるので、第２のＮＰＮ３７
は急速にオフになる。

したがって、第１のＮＰＮ３６のエミッタ電流は図示し
ない容量性負荷を充電し出力３９は急速に“１″レベル
となる。

入力３８のどちらかが１”レベルの時、ＰＭＯＳ３０．
３１のどちらかがオフとなり、ＮＭＯＳ３２　。

３３のどちらかがオンとなる。このとき、ＰＭＯ３３０
゜３１のうちどちらかがオフとなるので第１のＮＩ’Ｎ
３６のベースへの電流の供給が止まるとともに、第１の
ＮＰＮ３６のベース及びＰＭＯ８３０゜３１のうちどち
らかに蓄積された蓄積電荷が抜取られるので、第１のＮ
ＰＮ３６は急速にオフになる。また、ＮＭＯＳ３２，３
３がオンとなり、それぞれのドレインとソースとの間が
短絡されるので、第２のＮＰＮ３７のベースには出力３
９からの電流と、前述した様な第１のＮＰＮ３６のベー
ス及びＰＭＯ８３０，３１のうちどちらかに蓄積された
蓄積電荷の電流とが共に供給され、第２のＮＰＮ３７は
急速にオンとなる。したがって、出力３９は急速に“０
”レベルとなる。

入力３８の両方が“１”レベルの時、ＰＭＯ５３０，３
１（７１両方がオフとなり、ＮＭＯＳ　３２’。

３３の両方がオンとなる。したがって動作は上記と同じ
で出力３９は“０”レベルとなる。

本実施例に於いても、第１の実施例と同様な効果が達成
できる。

尚、本実施例では２人力ＮＯＲ回路を例にとって説明し
たが、３人力ＮＯＲ，４人力ＮＯＲ等の一般のに入力Ｎ
ＯＲ回路（ｋ≧２）に、本発明は適用できる。

（実施例４） 第７図は本発明の第４の実施例となる、出力部に第４図
に示したインバータ回路を使用したラッチを示す。

第７図に於いて、４２はラッチパルス４０１の反転を作
るＣＭＯＳインバータ、４０はデータ入力４００を伝達
するトランスファゲート、４３は記憶部を構成するＣＭ
ＯＳインバータ、４１はトランスファゲートであり、第
４図と同一符号は同−物及び相当物を示す。

データ人力４００をラッチする際にはラッチパルス４０
１を“１”にする。するとトランスファゲート４０は、
オンとなりトランスファゲート４１はオフとなりデータ
が書込まれる。その後ラッチパルス４０１を（（Ｏｈに
するとトランスファゲート４０はオフとなり、トランス
ファゲート４１はオンとなる。したがってインバータ４
３、トーテムポール出力形インバータ及びトランスファ
ゲート４１でデータを保持する。

本実施例によればＣＭＯ８駆動段とバイポーラ出力段２
段の最小構成のラッチ回路が実現でき、バッファ回路を
用いずに高速、低消費電力及び高集積のＬＳＩ化が可能
となる。

（実施例５） 第８図は本発明の第５の実施例となるインバータ回路で
ある。

本実施例は第４図に示す第１の実施例に於ける抵抗１２
を第２のＮ型絶縁ゲート電界効果トランジスタ（以下単
に第２のＮＭＯ８と称す、尚以後ＮＭＯ８ＩＩを第１の
ＮＭＯ８と称す）９０に置き換えた実施例である。第２
のＮＭＯ３９０のゲートは入力端子１６に、ドレイン及
びソースはそれぞれＰＭＯＳＩＯのドレイン、第２のＮ
ＰＮ１５のベースとに接続される。第４図と同一符号は
同−物及び相当物を示す、第４図とほぼ同じ動作である
。

第４図の第１の実施例と異なる点は第１のＮＰＮ１４が
オフになる時、即ち入力１６が“１″レベルの時、第２
のＮＭＯＳ　９０がオンになり、第１のＮＰＮ１４及び
ＰＭＯＳＩＯの蓄積電荷を引き抜く点である。第４図で
は抵抗１２がこの働きをしているが１本実施例では第２
のＮＭＯＳ　９０のソースを第２のＮＰＮ１５のベース
に接続することにより、さらにベース電流を増加させて
第２のＮＰＮ１５がオフからオンになるのを速めている
。

更に、第４図の第１の実施例に於いては、ＰＭＯＳＩＯ
がオフからオンに切換るとき、抵抗１２にも電流が流れ
、分流して、第１のＮＰＮ１４のベース電位の上昇が遅
れ、第１のＮＰＮ１４がオフからオンへの切換えが、若
干遅れるが、本実施例に於いては、ＰＭＯＳＩＯがオフ
からオンに切換るとき、第２のＮＭＯ５９０はオンから
オフになり、第２のＮＭＯＳ　９０のドレインとソース
との間には電流が流れず分流しないので、第１のＮＰＮ
１４のベース電位が第１の実施例より速く上昇し、第１
のＮＰＮ１４がオフからオンになるのをより速くするこ
とができる。

本実施例によれば、抵抗１２を第２のＮＭＯ３９０で置
換したことによって集積度の向上と高速化が図れ、さら
に、第２のＮＭＯＳ　９０のソースを第２のＮＰＮ１５
のベースに接続することにより、より高速化が達成でき
る。

（実施例６） 第９図は本発明の第６の実施例となるインバータ回路で
ある。

本実施例は第８図に示す第５の実施例に於ける抵抗１３
を第２のＰ型電界効果トランジスタであるＰ型チャネル
接合電界効果トランジスタ（以下ＰＪＦＥＴと略す）１
００に置換した例である。

ＰＪＦＥＴｌｏｏのゲートは入力端子１６にソース及び
ドレインはそれぞれ第２のＮＰＮのベースとエミッタと
に接続される。

第９図に於いて、第４図及び第８図と同一符号は同−物
及び相当物を示す。

第８図の実施例５と異なる点は第２のＮＰＮ１５がオン
からオフになる時、即ち入力１６が“１”から“０”レ
ベルになる時、第２のＮＰＮ１５の蓄積電荷をＰＪＦＥ
Ｔｌｏｏを介して引き抜く点である。蓄積電荷を引き抜
く時にはＰＪＦＥＴｌｏｏのオン抵抗が小さくなり、第
２のＮＰＮ１５を速くオフにする。

また、入力１６が“Ｏ”から“１”レベルになる時には
ＰＪＦＥＴｌｏｏがオンからオフになり、第２のＮＰＮ
１５へのベース供給電流が分流されないので第２のＮＰ
Ｎ１５が速くオフから゛オンになる。

本実施例によれば、更に高速化の効果がある。

（実施例７） 第１０図は本発明の第７の実施例となるインバータ回路
である。

本実施例は第８図に示す実施例５に於ける抵抗１３を第
３のＮ型絶縁ゲート電界効果トランジスタ（以下単に第
３のＮＭＯ８と称す）１１ｏに置換した例であり、第４
図及び第８図と同一符号は同−物及び相当物を示す、第
３のＮＭＯＳＩＩＯのゲートは第１のＮＰＮ１４のベー
スに、ドレイン及びソースはそれぞれ第２のＮＰＮ１５
のベースとエミッタとに接続される。

第８図の実施例５と異なる点は第２のＮＰＮ１５がオン
からオフになる時、即ち入力１６が′１″″から１１０
”レベルの時、第２のＮＰＮ１５及び第１のＮＭＯ８Ｉ
Ｉの蓄積電荷を第３　（７）ＮＭＯＳＩＩＯを介して抜
き取る点である。入力１６が゛′０ルベルの時には第１
のＮＰＮ１４の高いベース電位が第３のＮＭＯＳＩＩＯ
のゲートに加わりこのベース信号に応答して第３のＮＭ
ＯＳＩＩＯがオンとなり、ＮＭＯＳＩＩＯのドレイン・
ソース間の電流が流れ、第２のＮＰＮ１５のベース、エ
ミッタ間を短絡し、蓄積電荷をより高速に抜き取る。

本実施例によれば、抵抗を使用しないので、更に高集積
化ができる効果がある。

また、第１５図の従来例と異なり、ＮＭＯＳＩＩＯのゲ
ートが入力に接続されていないので、入力容量が小さく
なり、回路の高速化が図れる。

第８図、第９図、第１０図では第４図の変形例としてイ
ンバータ回路について説明したが、第５図等の多大力Ｎ
ＡＮＤや第６図等の多大力ＮＯＲ回路や第７図のラッチ
回路等への適用も同様に可能である。

以上、ＬＳＩに使用する論理回路について説明してきた
が、ＬＳＩの出力を外部へ出す出力回路についても本発
明は適用できる。その実施例を第１１図、第１２図、第
１３図に示す。３つの例はインバータ回路であるが、多
入力ＮＡＮＤ回路や多入力ＮＯＲ回路への適用も同様に
可能である。

（実施例８） 第１１図は第８図とほぼ同じ構成で、同様な動作をする
。

第１１図に於いて、第８図と同一符号は同−物及び相ｉ
物を示し、１２５は第８図等の第１のＮＰＨのベースと
コレクタとの間にショットキーバリヤダイオードを設け
たもの、１２６は第２のＮＰＮのベースとコレクタとの
間にショットキーバリヤダイオードを設けたもの、１２
３はゲートが入力端子１６に、ドレイン及びソースがそ
れぞれ電源端子１と第２のＮＰＮ１２６のベースとに接
続される第４のＮ型電界効果トランジスタ（以下単に第
４のＮＭＯ８と称す）である。

第８図の、実施例５と異なる第１点はＮＰＮ１２５と１
２６をショットキーバリヤダイオード付にしたことであ
る。これはＮＰＮトランジスタが飽和することによって
発生する蓄積電荷を引き抜く時間を短縮するためである
。

異なる第２点は、第４のＮＭＯ８１２３を電源と第２の
ＮＰＮ１２６のベース間に設置し、ゲートを入力１６と
接続することである。

これは、出力回路の場合、出力ロウレベルの電圧Ｖｏｂ
でシンク電流Ｉｏｂを流し込む必要があるので、入力１
６が“１”レベルの時、第２のＮＰＮ１２６のベースに
電流を流し続けておく必要があるためである。

本実施例によれば、高速、低消費電力の出力回路を実現
することができる。

（実施例９） 第１２図は第９図に示す実施例６とほぼ同じ構成及び動
作である。第１２図に於いて、第９図及び第１１図と同
一符号は同−物及び相当物を示し、第１１図の抵抗１３
を第９図と同様にＰＪＦＥＴｌｏｏで置換したものであ
る。第９図と異なる点は実施例８と同様に、第１及び第
２のＮＰＮ１２５，１２６をショットキーバリヤダイオ
ード付にした事と第２のＮＰＮ１２６のベース電流供給
用の第４のＮＭＯ８１２３を設置したことである。本実
施例によれば、更に高速の出力回路を実現することがで
きる。

（実施例１０） 第１３図は第１０図とほぼ同じ構成及び動作である。第
１３図に於いて、第１０図及び第１１図と同一符号は同
−物及び相当物を示し、第１１図の抵抗１３を第３のＮ
ＭＯ８ＩＩＯで置換したものである。第１０図と異なる
点は実施例８と同様に、第１及び第２のＮＰＮ１２５，
１２６をショットキーバリヤダイオード付にした事と、
第２のＮＰＮ１２６のベース電流供給用の第４のＮＭＯ
５１２３を設置したことである。本実施例によれば、更
に高集積の出力回路を実現することができる。

〔発明の効果〕

以上述べた様に本発明によれば、バイポーラトランジス
タの高駆動能力と電界効果トランジスタの低消費電力特
性を兼ね備えた回路を最小段数で構成し、高速、低消費
電力の半導体集積回路装置を得ることができる。

【図面の簡単な説明】

第１図は従来のＣＭＯ８回路図、第２図は従来のＴＴＬ
回路図、第３図は従来例であるインバータ回路図、第４
図は本発明の第１の実施例であるインバータ回路、第５
図は本発明の第２の実施例である２人力ＮＡＮＤ回路、
第６図は本発明の第３の実施例である２人力ＮＯＲ回路
、第７図は本発明の第４の実施例であるラッチ回路、第
８図は本発明の第５の実施例であるインバータ回路、第
９図は本発明の第６の実施例であるインバータ回路、第
１０図は本発明の第７の実施例であるインバータ回路、
第１１図は本発明の第８の実施例である反転出力回路、
第１２図は本発明の第９の実施例である反転出力回路、
第１３図は本発明の第１０の実施例である反転出力回路
、第１４図、第１５図及び第１６図は従来例のインバー
タ回路である。 １０・・・ＰＭＯＳトランジスタ、１１，９０，１１０
゜１２３・・・ＮＭｏ５トランジスタ、１２．１３・・
・抵抗、１４，１５・・・ＮＰＮトランジスタ、１００
・・・ＰチャネルＪＦＥＴ、１２５，１２６・・・ショ
ットキーバリヤダイオード付ＮＰＮトランジスタ。 第１図 第３図 Ｙ４回 第７Ｉｌｉ２］ 第９０ 第１（１Ｂ２］ 享１１図 第ＩＺの 第１４図 ｆｙ　ｔ５Ｉ２１

Claims (1)

1. 【特許請求の範囲】 １、コレクタとベースとエミッタとを有し、コレクタ・
   エミッタ電流路が第１の電源端子と出力端子とに接続さ
   れる第１のバイポーラトランジスタと、 コレクタとベースとエミッタとを有し、コレクタ・エミ
   ッタ電流路が上記出力端子と第２の電源端子とに接続さ
   れる第２のバイポーラトランジスタと、 少なくとも一つの入力端子に印加される入力信号に応答
   して、上記第１の電源端子から上記第１のバイポーラト
   ランジスタのベースへの電流路を形成する少なくとも一
   つの一方導電型電界効果トランジスタと、 上記入力端子に印加される上記入力信号に応答して、上
   記第１の電源端子から上記第２のバイポーラトランジス
   タのベースへの電流路を形成する少なくとも一つの他方
   導電型電界効果トランジスタと、 を具備することを特徴とする半導体集積回路装置。 ２、特許請求の範囲第１項において、 上記入力端子に印加される上記入力信号に応答して、上
   記出力端子から上記第２のバイポーラトランジスタのベ
   ースへの電流路を形成する少なくとも一つの他の他方導
   電型電界効果トランジスタと、 を具備することを特徴とする半導体集積回路装置。 ３、特許請求の範囲第１項において、 上記第１のバイポーラトランジスタのベースに接続され
   、上記第１のバイポーラトランジスタのベースから蓄積
   電荷を引き抜く第１の電荷引抜素子と、 上記第２のバイポーラトランジスタのベースに接続され
   、上記第２のバイポーラトランジスタのベースから蓄積
   電荷を引き抜く第２の電荷引抜素子と、 を具備することを特徴とする半導体集積回路装置。