JPH01128645A

JPH01128645A - 受信制御回路

Info

Publication number: JPH01128645A
Application number: JP62285501A
Authority: JP
Inventors: Yutaka Ishikawa; 裕石川
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-11-13
Filing date: 1987-11-13
Publication date: 1989-05-22
Anticipated expiration: 2009-05-11
Also published as: JPH0636518B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、コンピュータや端末装置のデータ通信を司る
通信制御装置における受信制御回路に関し、特に調歩同
期・文字同期方式の受信動作の制御に関するものである
。

（従来の技術）第５図はこの種受信制御回路が適用される比較的大規模
なシステムの例であり、第６図は比較的小規模な装置の
例である。

第５図のシステムでは、システム全体の制御を行う中央
処理装置（以下ＣＰＵという）　１０とメモリ１１及び
各種の入出力制御装置がバス１２を介して接続されてい
る。ここで人出力制御装置とは、例示したファイルユニ
ット１４に接続されるファイル制御装置１３、ＦＤＤユ
ニット１６に接続されるＦＤＤ制御装置１５、回線１８
に接続される通信制御装置１７をはじめとして多くの装
置を指すが、本発明とは直接関係しないため、詳細な説
明は省略する。本発明が関与するのは、入出力制御装置
の中で通信を行うための通信制御装置１７であって、こ
の通信制御装置１７は一例として第５図に示すようにマ
イクロプロセッサ２０、チャネル２１、メモリ２２、通
信制御ＬＳＩ　２３、ドライバ／レシーバ２４から構成
される。

マイクロプロセッサ２０は垂直型マイクロプロセッサ（
例えば、インテル社製１６ビツト１チツプマイクロプロ
セツサ１８０８６　）や水平型マイクロプロセッサ（例
えばＡＭＤ社製４ビットスライスマイクロプロセッサＡ
＋ｎ２９０１）等により構成される。通信制御ＬＳＩ　
２３は回線１８から受信するシリアルのデータをパラレ
ルデータに変換、或いはその逆の動作を行う回路であり
、その詳細は後述する。本明細書においては現実のハー
ドウェアにそフた形で説明するため、この回路を通信制
御ＬＳＩと呼んでいるが、必ずしもＬＳＩである必要は
なく、同等の機能を持った回路でも当然実現可能である
。

第６図は小規模装置の例であり、この装置では、（：Ｐ
Ｕ　３０とメモリ３１及び各種の入出力回路がバス３２
を介して接続されており、ＣＰＵ　３０は各種の入出力
回路を直接制御するようになっている。ここで各種入出
力回路とは、例示したファイルユニット３５にドライバ
／レシーバ３４を介して接続されるＤＩＳＫ制御ｔ、ｓ
Ｉ：＋３、　ＦＤＤユニット３８にドライバ／レシーバ
３７を介して接続されるＦＤＤ制御ＬＳＩ　３６、回、
１！Ｉ４１にドライバ／レシーバ４０を介して接続され
る通信制御ＬＳＩ　３９をはじめとして多くの回路を示
すが、上記と同様、本発明に直接関与しない部分の説明
は省略する。本発明が関与するのはＣＰＵ　３０と通信
制御ＬＳＩ　３９との間の受信回路である。

第７図は従来の調歩同期・文字同期用通信制御装置の受
信部の一構成例を示すブロック図である。この受信部は
、第５図に例示した大規模システムでは通信制御装置１
７の内部にあるマイクロプロセッサ２０、メモリ２２、
通信制御ＬＳＩ　２３、ドライバ／レシーバ２４から構
成される部分に相当し、また、第６図に例示した小規模
装置の例ではｃｐｕ３０、メモリ３１．通信制御ＬＳＩ
　３９、ドライバ／レシーバ４０から構成される部分に
相当する。この受信制御回路はマイクロプロセッサ回路
３００、メモリ３０１、通信制御ＬＳＩ　３０２　、及
び回線３０４に接続されたレシーバ３０３から成る。

回線３０４から受信されたシリアルデータはレシーバ３
０３により電気的にレベル変換され（例えば、±ＩＯＶ
の電気信号をＴＴＬ信号に変換する）、通信制御ＬＳＩ
　３０２に人力される。通信制御ＬＳＩ　３０２は例え
ばインテル社製１８２５１により実現される回路であり
、シリアルデータを適当な単位に区切り、パラレルデー
タ（以降、この区切られたパラレルデータをキャラクタ
と呼ぶ）を作ると共にＲＸＲＤＹ信号３０７をオンにす
る事によりキャラクタ受信完了をマイクロプロセッサ回
路３００に通知する。マイクロプロセッサ回路３００は
Ｉｌｏ　ＲＤ信号３０８をオンにする事により、受信し
たキャラクタをデータバス３０６を介して読み込み、受
信処理を行った後にメモリ　３０１へ格納する。この受
信処理は、 ■　受信した電文が自局宛の電文かの判断■　受信した
電文がプロトコル（通信の手順）に合致しているかの判
断 ■　受信したキャラクタが電文の最後であるかの判断 ■　受信したキャラクタが相手局から自局宛の電文を構
成するものかもしくは自局から相手局へ送出した電文の
応答を示すものかの判断 ■　ＣＲＧ演算、演算結果の比較等の誤り制御等から成
る。

ここで、通信制御ＬＳＩ　３０２の動作を第８図により
詳細に説明する。通信制御ＬＳＩ　３０２はシフトレジ
スタ３１２及びデータレジスタ３１３を有している。シ
リアルの受信データ３１０は受信クロック３１１に同期
してシリアルインパラレルアウトのシフトレジスタ３１
２に入力される。所定のビット数のデータが入力される
とシフトレジスタ３１２の出力はデータレジスタ３１３
に書き込まれ、同時にＲＸ　ＲＤＹ信号３１５がオンと
なる。マイクロプロセッサ回路（第８図には図示しない
）がデータレジスタ３１３の内容をデータバス３１４を
介して読み込む事によりＲＸ　ＲＤＹ信号３１５はオフ
となるが、もし読み込み動作を行う以前にシフトレジス
タ３１２が次のキャラクタを受信した場合は、データレ
ジスタ３１３には新しいキャラクタが上書きされ、古い
キャラクタは消滅する。

（発明が解決しようとする問題点）しかしながら、上記従来技術には、次の２つの問題が存
在する。

■　１キヤラクタに１回の割合でマイクロプロセッサ回
路３００に割込む必要があり、マイクロプロセッサ回路
３００の負荷が大きい。

■　通信制御ＬＳＩ　３０２が割込み（ＲＸＲＤＹ信号
３０７）を発生してから次のキャラクタを受信するまで
の時間内にマイクロプロセッサ回路３００は受信したキ
ャラクタを読み込む必要がある。さもないと受信したキ
ャラクタは新しいキャラクタで上書きされてしまい、古
いキャラクタは消滅する。

これらの問題点により、第５図で例示される通信制御装
置１７ではマイクロプロセッサ２０を専用の高速なもの
にする必要が生じ高価なものになったり、１個のマイク
ロプロセッサ２０の配下に複数の通信制御ＬＳＩ　２３
を収容して多回線制御を行おうとした場合にはその回線
数に制限が生じる等の欠点が生じていた。また第６図で
例示される装置においては、通信の動作が始まるとファ
イル等の他の入出力装置の制御を行う事ができなくなり
、装置の仕様に大幅な制約を与える欠点が生じていた。

本発明は、以上述べたマイクロプロセッサ回路への割込
回数の負荷とその処理に対する時間的制約との問題点を
解決し、従来その問題点から生じていた価格的欠点や回
線数の制約及び装置全体に与える制約を除去し、低価格
でマイクロプロセッサ回路に制約を与えない受信制御回
路を提供することを目的とする。

（問題点を解決するための手段）本発明は、受信したシリアルデータからキャラクタを生
成する通信回路と、該通信回路からのキャラクタを格納
する第１のメモリと、前記通信回路及び前記第１のメモ
リとアクセスし各種制御を行うマイクロプロセッサとか
ら成る受信回路の受信制御回路を対象とし、前記従来技
術の問題点を解決するため、前記通信回路からのキャラ
クタを前記第１のメモリに格納させる格納制御手段と、
前記第１のメモリに格納したキャラクタのアドレスを記
憶すると共にその記憶内容を前記マイクロプロセッサか
ら読み取れるように構成したラッチと、割込制御情報及
びラッチ制御情報を格納し、前記第１のメモリに格納し
たキャラクタの値をアドレスとしてアクセスされる第２
のメモリとを設け、前記通信回路のキャラクタ生成毎に
、前記格納制御手段によりそのキャラクタを前記第１の
メモリに格納させると共に前記第２のメモリをアクセス
し、前記第２のメモリの出力により前記ラッチを制御す
るようにしたものである。

（作用）本発明では各技術手段は以下のように作用する。

通信回路は回線を介してシリアルデータを受信すると、
それを適当な単位に区切りパラレルデータであるキャラ
クタとする。格納制御手段は通信回路でキャラクタが生
成されると、それをマイクロプロセッサの手をわずられ
さずに第１のメモリに転送して書き込ませ、第１のメモ
リはそれを格納する。第２のメモリは割込制御情報及び
ラッチ制御情報を格納し、キャラクタを格納した第１の
メモリの値をアドレスとしてアクセスされ、特定のキャ
ラクタの値の入力により、マイクロプロセッサに割込を
発生し、またそのキャラクタを格納した第１のメモリの
アドレスをラッチに記憶させる。ラッチは、必要な場合
マイクロプロセッサにより記憶内容が読み出せるように
、第１のメモリに格納したキャラクタのアドレスを記憶
する。したがって、マイクロプロセッサの負荷が大幅に
軽減されると共に、マイクロプロセッサの割込に対する
応答時間が長くなっても受信データが消滅しなくなるの
で、前記従来技術の問題点が解決される。

（実施例）以下本発明の実施例につき詳細に説明する。

第１図は本実施例の構成を示すブロック図であり、主た
る構成要素は、マイクプロセッサ回路１００、メモリ　
１０１．通信制御ＬＳＩ　１０２　、レシーバ１０３、
ダイレクトメモリアクセスコントローラ（以下ＤＭＡＣ
という）　１１２　、キャラクタラッチ１１５、キャラ
クタ判定メモリ　１１６、アドレスラッチ１２１である
。また、図中１２３〜１２５はゲートを示す。マイクロ
プロセッサ回路１００はアドレスバス１０５及びデータ
バス１０６を介してメモリ　ｌ旧と通信制御しＳｌ　＋
０２とに接続されており、メモリリード信号１１０、メ
モリライト信号１１１．　Ｉ１０リード信号１０８、ｒ
１０ライト信号１０９によりメモリ　１旧及び通信制御
しＳｌ　１０２をアクセスする。メモリ　１０１はＤＭ
ＡＣ１１２の制御により受信キャラクタの格納を行う。

通信制御ＬＳＩ　１０２は回線１０４からレシーバ１０
３を介して受信したシリアルデータからキャラクタを生
成する。ＤＭＡＣ：　＋１２はＩ１０装置である通信制
御ＬＳＩ　１０２とメモリ　１０１との間のデータ転送
制御を行う。キャラクタラッチ１１５はデータバス１０
６上の受信キャラクタをラッチし、その出力をキャラク
タ判定メモリ　＋１６のアドレスとする。キャラクタ判
定メモリ　１１６は本例ではＲＯＭから構成され、あら
かじめ割込制御情報とアドレスラッチ制御情報を格納し
ており、マイクロプロセッサ回路１００への割込及びア
ドレスラッチ１２１へのアドレス記憶を制御する。アド
レスラッチ１２１はメモリ＋０１に格納したキャラクタ
のアドレスを記憶すると共にその記憶内容をマイクロプ
ロセッサ回路１００から読み取れるよう構成されている
。

次に第２図の動作タイムチャートにしたがって本実施例
の動作を説明する。

先ず、回線１０４からのシリアルデータはレシーバ１０
３によりレベル変換され、通信制御ＬＳＩ　１０２に入
力される（第２図■）。通信制御ＬＳＩ　１０２ではシ
リアルデータからキャラクタが組立てられ、１キヤラク
タ受信毎にＲＸ　ＲＤＹ信号１１９がオンとなる（第２
図■）　、　ＲＸ　ＲＤＹ信号１１９はＤＭＡ（：　１
１２（７）ＤＭＡ　ＲＱ倍信号して人力されており、こ
の信号によりＤＭＡ動作が開始される（第２図■）。Ｄ
ＭＡＣ１１２は＋１０ＬＤ　ＲＱ信号１１３をオンとし
、マイクロプロセッサ回路１００に対し、バス（アドレ
スバス１０５、データバス１０６及びその他の制御信号
）の開放を要求する。これに対し、マイクロプロセッサ
回路１００はｌ０ＬＤ　ＡＣに信号１１４により応答（
バス解放済の通知）を行う（第２図■）。ＨＯＬＯＡ（
：に信号１１４を受けたＤＭＡＣ１１２はＩ／Ｑリード
信号１１８をオンとする事により通信制御ＬＳＩ　１０
２に対し、受信したキャラクタをデータバス１０６上に
送出する様に要求する（第２図■）。この際、通信制御
ＬＳＩ　１０２内に複数のレジスタが存在し、それらを
アドレスによって選択する必要がある場合には、アドレ
ス切換ゲート１２０によって適当な値を通信制御ＬＳＩ
　１０２に与える。受信したキャラクタがデータバス１
０６上に送出されると、ＤＭＡＣ１１２はメモリ　１旧
に対し、キャラクタを格納すべきアドレスをアドレスバ
ス１０５を介して与えると共にメモリライト信号１１７
を送出し、メモリ　１０１に書き込みを行う（第２図■
）。第２図の■の動作と同時に、データバス１０６上の
受信キャラクタはキャラクタラッチ１１５にラッチされ
る（第２図■）。キャラクタラッチ１１５の出力はキャ
ラクタ判定メモリ　１１６のアドレスとなっている（第
２図■）。

キャラクタ判定メモリ　１１６の出力はマイクロプロセ
ッサ回路１００の割込信号１０７とアドレスラッチ１２
１のラッチ制御信号１２２となっている。ラッチ制御信
号１２２がオンとなると、ゲート　１２３によりタイミ
ング信号と論理積が取られ、ＤＭＡＣ１１２のアドレス
出力がアドレスラッチ１２＋に記憶される。

キャラクタ判定用メモリ　１１６は、第３図に例示する
様に、割込制御ビットとアドレスラッチ制御ビットの２
ビツトで構成され、あらかじめ、必要なキャラクタに対
応する部分に２ビツトの値が書き込まれている。第３図
の例では、電文の最後を示すキャラクタであるｒＥ刊」
キャラクタに対応するアドレス（１７番地）に“１１”
　（割込指示＝オン、アドレスラッチ指示＝オン）が書
き込まれている（第３図■）。したがフて、キャラクタ
判定メモリ　１１６がｒＥＴＢ、キャラクタを受信する
と、マイクロプロセッサ回路１００に対し割込みを発生
し、電文の受信完了をマイクロプロセッサ回路１００へ
通知すると共に、ｒＥＴＢ、キャラクタを格納したメモ
リ　１旧のアドレスをアドレスラッチ１２１に記憶させ
る。この記憶されたアドレスはマイクロプロセッサ回路
１００からデータバス１０６を経由して読み出す事がで
きる。

キャラクタ判定用メモリ　１１６に書き込まれているマ
イクロプロセッサ回路１００への割込指示やアドレスラ
ッチ１２１へのアドレス記憶を指示する“１”の数は任
意であり、割込指示と記憶指示の組合せも自由である。

例えば、前述のｒＥＴＢ、キャラクタと同様に電文の最
後を示すｒＥＴｘ」キャラクタを受信すると割込を発生
する様にしく第３図■）、電文の終結をマイクロプロセ
ッサ回路１００に通知する事ができる。また電文中のテ
キストの先頭の開始を示すｒＳＴＸ」キャラクタを受信
すると、割込は発生しないがｒＳＴＸ、キャラクタを格
納したメモリ　１０１の格納アドレスをアドレスラッチ
　１２１に記憶する（第３図■）。すると後でマイクロ
プロセッサ回路１００が該ラッチ１２１の値を読み込む
事によりＳＴＸが格納されているアドレスすなわち電文
中のテキスト先頭アドレスを容易に知る事ができる。

また、あらかじめ決められているキャラクタ以外のキャ
ラクタは自動的にメモリ　１０１に順番に格納されてい
くため、その間マイクロプロセッサ回路１００は受信動
作に対して何ら関与する必要かない。すなわち、マイク
ロプロセッサ回路１００への割込回数は大幅に減少され
、その負荷は非常に軽くなる。また、特定のキャラクタ
を受信し割込が発生した時に、マイクロプロセッサ回路
１００は前述の受信動作（第２図の■〜■の動作）を行
うが、処理に必要な特定のキャラクタ（例えば電文中の
テキストの開始を示すｒＳＴＸ、キャラクタ等）の格納
位置はアドレスラッチ１２１に格納されているので、割
込が発生した後も通信制御ＬＳＩ　１０２からメモリ　
１０１へのＤＭＡ転送を引き続き行うことができる。こ
のため、割込に対するマイクロプロセッサ回路１００の
応答時間が長くても受信データが消滅する事はなく、マ
イクロプロセッサ回路１００の応答時間の制約が緩和さ
れる。また、処理に必要な特殊なキャラクタが格納され
ているメモリのアドレスをアドレスラッチ１２１により
知る事ができるため、例えば受信電文中のステーション
アドレス（ＳＡ）の格納位置やＣＲＣ，演算をする必要
のあるキャラクタの格納位置等を容易に知る事が可能と
なり、受信動作を効率的に行う事が可能となる。

上記実施例においては、キャラクタ判定用メモリ　２１
６がＲＯＭで構成される場合を例示したが、本発明によ
ればこのキャラクタ判定用メモリ　２１６にＲＡＭを用
い、マイクロプロセッサ回路１００から自由に書き換え
る事ができる構造も可能である。このＲＡＭの使用によ
り次のような利点がある。

■　割込の発生や格納アドレスを記憶するキャラクタの
種類をダイナミックに変える事が可能となり、通信のス
テップ毎に必要最低限の割込のみを発生させたり、もっ
とも必要なキャラクタの格納アドレスを知る事ができる
様になり、マイクロプロセッサ回路の処理の一層の効率
化が図れる。

■　手順毎にＲＯＭを用意する必要がなく、保守が容易
になる。

また、上記実施例においてはアドレスラッチ１２１を１
個のみ有する回路を例示したが、この部分を第４図の変
形例として示す様に複数個のラッチ！２］ａ、　１２１
ｂ、　１２１ｃで構成し、キャラクタ判定用メモリ　＋
１６の出力により格納すべきラッチの選択を行う事も可
能である。更に、複数個のラッチをＦｉＦＱ（ファース
ト　イン　ファースト　アウト）メモリで構成し、複数
個のキャラクタの格納位置を記憶する事も可能である。

この様に複数個のラッチを持つ事により、マイクロプロ
セッサ回路］Ｏｆ）の処理で必要な情報をすべて記憶す
る事が可能となり、更に一層のマイクロプロセッサ回路
１００の処理の効率化が図わる。

（発明の効果）以上詳細に説明した様に、本発明では、従来マイクロプ
ロセッサがある一定時間以内に行わなければならなかっ
たキャラクタの判定及びメモリへの格納の動作がマイク
ロプロセサにたよらず行われる。そしてキャラクタの内
容によってマイクロプロセッサ回路が新たな動作を開始
する必要がある場合にのみ、マイクロプロセッサ回路に
対し割込を発生し、新たな動作の開始が促される。また
、本発明では、その動作に必要な情報として特定のキャ
ラクタが格納されている第１のメモリのアドレスを記憶
するようにしている。したがって、本発明によれば、マ
イクロプロセッサの負荷を大幅に軽減することができる
。

また、本発明によれば、マイクロプロセッサの割込に対
する応答時間が長くなっても受信データの消滅が発生し
ないので、マイクロプロセッサ上のソフトウェアの作り
を大幅に自由なものにできる。

これらにより、マイクロプロセッサを特殊化する必要が
無くなり、低価格の汎用のマイクロプロセッサの使用が
可能となり、多回線収容の場合には収容可能な回線数を
増やすことができ、更に通信以外の周辺装置の制御に対
する制約をも除去する等の利点がある。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は第１図の回路のタイムチャート、第３図はキャラク
タ判定用メモリの構成図、第４図は本発明による変形例
を示す図、第５図は受信制御回路が適用される比較的大
規模なシステム例の構成図、第６図は受信制御回路が適
用される比較的小規模な装置例を示す図、第７図は従来
の通信制御回路の受信部の構成図、第８図は通信制御Ｌ
ＳＩの動作説明図である。１００・・・マイクロプロセッサ回路、１０１・・・メ
モリ、１０２・・・通信制御ＬＳＩ、１０３・・・レシーバ、１１２・・・ダイレクトメモリアクセスコントローラ　
（ＤＭＡ（：）、１１５・・・キャラクタラッチ、１１６・・・キャラクタ判定メモリ、１２１・・・アドレスラッチ。特許出願人　　沖電気工業株式会社特許出願代理人　弁理士　山本恵− セラク７ｐ１友用スモリの填べ図尾３図本発明へＪり今形忰１１元１図台イａ体１１猛ｙ回涜トカ（通祥しＩれゐ小塊請表−５
ｉ巻枚図尋２ろ図ＭＬ”ａ　’４）ｉｌｖｖＬＳＩ　ｆｌｈ　（＞　２１
　Ｑ　’７奉８回

Claims

【特許請求の範囲】受信したシリアルデータからキャラクタを生成する通信
回路と、該通信回路からのキャラクタを格納する第１のメモリと
、前記通信回路及び前記第１のメモリとアクセスし各種制
御を行うマイクロプロセッサとから成る受信回路の受信
制御回路において、前記通信回路からのキャラクタを前記第１のメモリに格
納させる格納制御手段と、前記第１のメモリに格納したキャラクタのアドレスを記
憶すると共にその記憶内容を前記マイクロプロセッサか
ら読み取れるように構成したラッチと、割込制御情報及びラッチ制御情報を格納し、前記第１の
メモリに格納したキャラクタの値をアドレスとしてアク
セスされる第２のメモリとを設け、前記通信回路のキャラクタ生成毎に、前記格納制御手段
によりそのキャラクタを前記第１のメモリに格納させる
と共に前記第２のメモリをアクセスし、前記第２のメモ
リの出力により前記ラッチを制御するようにしたことを
特徴とする受信制御回路。