JPH01140253A - バンクメモリ切換え制御方式 - Google Patents
バンクメモリ切換え制御方式Info
- Publication number
- JPH01140253A JPH01140253A JP29823687A JP29823687A JPH01140253A JP H01140253 A JPH01140253 A JP H01140253A JP 29823687 A JP29823687 A JP 29823687A JP 29823687 A JP29823687 A JP 29823687A JP H01140253 A JPH01140253 A JP H01140253A
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- JP
- Japan
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- address
- bank
- switching
- program
- memories
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- Pending
Links
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- 238000000034 method Methods 0.000 claims description 5
- 230000010365 information processing Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- FGRBYDKOBBBPOI-UHFFFAOYSA-N 10,10-dioxo-2-[4-(N-phenylanilino)phenyl]thioxanthen-9-one Chemical compound O=C1c2ccccc2S(=O)(=O)c2ccc(cc12)-c1ccc(cc1)N(c1ccccc1)c1ccccc1 FGRBYDKOBBBPOI-UHFFFAOYSA-N 0.000 description 1
- 101150022075 ADR1 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はバンクメモリ切換え制御方式に関し、特にバン
クメモリ切換する情報処理装置におけるバンクメモリの
切換え制御方式に関する。
クメモリ切換する情報処理装置におけるバンクメモリの
切換え制御方式に関する。
（従来の技術）
従来、この釉のバンクメモリ切換え制御方式は第２図に
示すように構成されている。第２図において、第１〜第
３のバンクメモリ３〜５とマイクロプロセサ１とがシス
テムバス２により相互接続されており、システムバス２
にバンクレジスタ１０が接続されている。バンクメモリ
／１（ｌ第１〜第３のバンクメモリ３〜５のひとつを択
一的にイネーブル化するためのメモリイネーブル信号ｔ
−信号線６〜８上に生成する。
示すように構成されている。第２図において、第１〜第
３のバンクメモリ３〜５とマイクロプロセサ１とがシス
テムバス２により相互接続されており、システムバス２
にバンクレジスタ１０が接続されている。バンクメモリ
／１（ｌ第１〜第３のバンクメモリ３〜５のひとつを択
一的にイネーブル化するためのメモリイネーブル信号ｔ
−信号線６〜８上に生成する。
それぞれ第１〜第３のバンクメモリ３〜５に対応して予
め定められたデータをバンクレジスタ１０に書込み、信
号線６〜８上のメモリイネーブル信号のうち°のひとつ
をアクティブにすることにより、第１〜第３のバンクメ
モリ３〜５は切換えられる。
め定められたデータをバンクレジスタ１０に書込み、信
号線６〜８上のメモリイネーブル信号のうち°のひとつ
をアクティブにすることにより、第１〜第３のバンクメ
モリ３〜５は切換えられる。
（発明が解決しようとする問題点）
上述し念従来のバンクメモリ切換え制御万式は、プログ
ラムによってバンクレジスタに切換え用のデータを書込
む処理が必要であるので。
ラムによってバンクレジスタに切換え用のデータを書込
む処理が必要であるので。
高速のバンク切換えが頻繁に要求される情報処理システ
ムには適当ではないと云う欠点がある。
ムには適当ではないと云う欠点がある。
本発明の目的は、バンクメモリに対応して。
そのバンクメモリへの切換えの契機となる特定アドレス
をプログラムの走行開始直後にバンク切換えアドレステ
ーブルとして設定しておき。
をプログラムの走行開始直後にバンク切換えアドレステ
ーブルとして設定しておき。
プログラムの走行中にアドレスバスを監視し。
バンク切換えアドレスを検出した際に自動的に対応する
バンクメモリをイネーブルにすることにより上記欠点全
除去し、高速のバンク切換えが支障な〈実施できるよう
に構成したバンクメモリ切換え制御方式を提供すること
にある。
バンクメモリをイネーブルにすることにより上記欠点全
除去し、高速のバンク切換えが支障な〈実施できるよう
に構成したバンクメモリ切換え制御方式を提供すること
にある。
（問題点全解決するための手段）
本発明によるバンクメモリ切換え制御方式は複数のバン
クメモリと、マイクロプロセサと全備えた情報処理装置
におけるものであって、さらにアドレスデコード／アド
レスラッチ回路を具備して構成したものである。
クメモリと、マイクロプロセサと全備えた情報処理装置
におけるものであって、さらにアドレスデコード／アド
レスラッチ回路を具備して構成したものである。
アドレスデコード／アドレスラッチ回路は。
複数のバンクメモリに対応してバンクメモリへの切換え
の契機となる特定アドレスをプログラム走行開始の直後
にバンク切換えアドレステーブルとして設定しておき、
プログラムの走行中にアドレスバスを監視し、バンク切
換えアドレスを検出した際に自動的に対応するバンクメ
モリをイネーブルする九めのものである。
の契機となる特定アドレスをプログラム走行開始の直後
にバンク切換えアドレステーブルとして設定しておき、
プログラムの走行中にアドレスバスを監視し、バンク切
換えアドレスを検出した際に自動的に対応するバンクメ
モリをイネーブルする九めのものである。
（実施例）
次に１本発明について図面を参照して説明する。
第１図は、本発明によるバンクメモリ切換工制御万式の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
第１図において、１はマイクロプロセサ、２はシステム
バス、３〜５はそれぞれ第１〜第３のバンクメモリ、９
はアドレスラッチ／アドレスデコード回路である。第１
図において、第２図と同じ要素には同じ番号が付けであ
る。
バス、３〜５はそれぞれ第１〜第３のバンクメモリ、９
はアドレスラッチ／アドレスデコード回路である。第１
図において、第２図と同じ要素には同じ番号が付けであ
る。
第１図において％第１〜第３のバンクメモリ３〜５とマ
イクロプロセサ１とがシステムバス２により相互に接続
されており、システムバス２にバンク切換え用のアドレ
スラッチ／アドレスデコード回路９が接続されている。
イクロプロセサ１とがシステムバス２により相互に接続
されており、システムバス２にバンク切換え用のアドレ
スラッチ／アドレスデコード回路９が接続されている。
アドレスチッチ／アドレスデコード回路９は。
プログラムの走行開始の直後にプロセサから設定される
バンク切換えの契機となるアドレスをバンク切換えアド
レステーブルとして内部に保持し、それに対応した第１
〜第３のバンクメモリ３〜５のひとつ全択一的にイネー
ブル化するためのメモリイネーブル信号を信号線６〜８
上に生成するためのものである。アドレスラッチ／アド
レスデコード回路９は、バンク切換えアドレステーブル
の設定された後には、常時、アドレスバスのアドレス信
号を監視しており、当該アドレス信号が予め設定された
特定のアドレスを検出すると、この特定アドレスに対応
して信号線６〜８上のイネーブル信号のひとつをイネー
ブルとして、以後、他の特定アドレスが到来するまで、
これを保持する機能を有するものとする。
バンク切換えの契機となるアドレスをバンク切換えアド
レステーブルとして内部に保持し、それに対応した第１
〜第３のバンクメモリ３〜５のひとつ全択一的にイネー
ブル化するためのメモリイネーブル信号を信号線６〜８
上に生成するためのものである。アドレスラッチ／アド
レスデコード回路９は、バンク切換えアドレステーブル
の設定された後には、常時、アドレスバスのアドレス信
号を監視しており、当該アドレス信号が予め設定された
特定のアドレスを検出すると、この特定アドレスに対応
して信号線６〜８上のイネーブル信号のひとつをイネー
ブルとして、以後、他の特定アドレスが到来するまで、
これを保持する機能を有するものとする。
この特定アドレスは第１〜第３のバンクメモＩＪ ３〜
５にそれぞれ対応して予め設定されるもので、第１のバ
ンクメモリ３に対応するアドレス２５ＥＡＤＲＯ，第２
のバンクメモリ４に対応するアドレスがＡＤＲｌ、＄３
のバンクメモリ５に対応するアドレスが人ＤＲ２と定め
るものとする。この場合、実際のバンクの切換えは次の
ようにして行われる。プログラムの走行中に例えば、Ａ
ＤＲＯのインストラクションのフェッチをするか、ＡＤ
ＲＯにリード／ライトアクセスを実施すると、アドレ；
（ラッチ／アドレスデコード回路９が第１のバンクメモ
リ３に対応Ｔるイネーブル信号？信号線６上に生成し、
その後、プログラムがＡＤＲ１やＡＤＲ２ｔ−通らない
限り、信号線６上のイネーブル信号を保持する。よって
、その間、第１のバンクメモリ３へのアクセスが可能と
なる。
５にそれぞれ対応して予め設定されるもので、第１のバ
ンクメモリ３に対応するアドレス２５ＥＡＤＲＯ，第２
のバンクメモリ４に対応するアドレスがＡＤＲｌ、＄３
のバンクメモリ５に対応するアドレスが人ＤＲ２と定め
るものとする。この場合、実際のバンクの切換えは次の
ようにして行われる。プログラムの走行中に例えば、Ａ
ＤＲＯのインストラクションのフェッチをするか、ＡＤ
ＲＯにリード／ライトアクセスを実施すると、アドレ；
（ラッチ／アドレスデコード回路９が第１のバンクメモ
リ３に対応Ｔるイネーブル信号？信号線６上に生成し、
その後、プログラムがＡＤＲ１やＡＤＲ２ｔ−通らない
限り、信号線６上のイネーブル信号を保持する。よって
、その間、第１のバンクメモリ３へのアクセスが可能と
なる。
以下、ＡＤＲＩとＡＤＲ，２とについても同様で、第２
のバンクメモリ４や第３のバンクメモリ５へモ同様にア
クセスすることが可能となる。
のバンクメモリ４や第３のバンクメモリ５へモ同様にア
クセスすることが可能となる。
従って、プログラム作成時にバンク切換えが必要となる
プログラム上のアドレス、あるいはバンクメそり上のア
ドレスを求め、それに応じてプログラムの走行開始の直
後、そのアドレスをアドレスラッチ／アドレスデコード
回路９にバンク切換えアドレスとして設定することによ
り、所望の時点でバンクの切換えが可能となる。
プログラム上のアドレス、あるいはバンクメそり上のア
ドレスを求め、それに応じてプログラムの走行開始の直
後、そのアドレスをアドレスラッチ／アドレスデコード
回路９にバンク切換えアドレスとして設定することによ
り、所望の時点でバンクの切換えが可能となる。
（発明の効果）
以上説明したように本発明は、バンクメモリに対応して
、そのバンクメモリへの切換えの契機となる特電アドレ
スをプログラムの走行開始直後に、バンク切換えアドレ
ステーブルとして設定しておき、プログラムの走行中に
アドレスバスを監視し、バンク切換えアドレスを検出し
た際に自動的に対厄するバンクメモリをイネーブルにす
ることにより、高速がバンク切換えが可能になると云う
効果がある。
、そのバンクメモリへの切換えの契機となる特電アドレ
スをプログラムの走行開始直後に、バンク切換えアドレ
ステーブルとして設定しておき、プログラムの走行中に
アドレスバスを監視し、バンク切換えアドレスを検出し
た際に自動的に対厄するバンクメモリをイネーブルにす
ることにより、高速がバンク切換えが可能になると云う
効果がある。
第１図は、本発明によるバンク切換え制御方式の一冥施
例金示すブロック図である。 第２図は、従来技術によるバンク切換え制御方式の一例
を示すブロック図である。 １・・・マイクロプロセサ ２・・・システムノくス ３〜５・・・バンクメモリ ９・・・アドレスラッチ／アドレスデコード回路１０・
・・バンクレジスタ ６〜８・・・信号線 特許出願人 日本電気株式会社 代理人弁理士 井 ノ ロ 壽
例金示すブロック図である。 第２図は、従来技術によるバンク切換え制御方式の一例
を示すブロック図である。 １・・・マイクロプロセサ ２・・・システムノくス ３〜５・・・バンクメモリ ９・・・アドレスラッチ／アドレスデコード回路１０・
・・バンクレジスタ ６〜８・・・信号線 特許出願人 日本電気株式会社 代理人弁理士 井 ノ ロ 壽
Claims (1)
- 複数のバンクメモリと、マイクロプロセサとを備えた情
報処理装置におけるバンクメモリ切換え制御方式であつ
て、前記複数のバンクメモリに対応して前記バンクメモ
リへの切換えの契機となる特定アドレスをプログラム走
行開始の直後にバンク切換えアドレステーブルとして設
定しておき、プログラムの走行中にアドレスバスを監視
し、バンク切換えアドレスを検出した際に自動的に対応
するバンクメモリをイネーブルするためのアドレスデコ
ード／アドレスラッチ回路を具備して構成したことを特
徴とするバンクメモリ切換え制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29823687A JPH01140253A (ja) | 1987-11-26 | 1987-11-26 | バンクメモリ切換え制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29823687A JPH01140253A (ja) | 1987-11-26 | 1987-11-26 | バンクメモリ切換え制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140253A true JPH01140253A (ja) | 1989-06-01 |
Family
ID=17856996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29823687A Pending JPH01140253A (ja) | 1987-11-26 | 1987-11-26 | バンクメモリ切換え制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140253A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296840A (ja) * | 1990-04-16 | 1991-12-27 | Sharp Corp | メモリ |
| JPH06124233A (ja) * | 1992-10-13 | 1994-05-06 | Oki Electric Ind Co Ltd | メモリ拡張方法 |
| US5796940A (en) * | 1993-03-10 | 1998-08-18 | Sega Enterprises, Ltd. | Method for executing software program and circuit for implementing the method |
-
1987
- 1987-11-26 JP JP29823687A patent/JPH01140253A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296840A (ja) * | 1990-04-16 | 1991-12-27 | Sharp Corp | メモリ |
| JPH06124233A (ja) * | 1992-10-13 | 1994-05-06 | Oki Electric Ind Co Ltd | メモリ拡張方法 |
| US5796940A (en) * | 1993-03-10 | 1998-08-18 | Sega Enterprises, Ltd. | Method for executing software program and circuit for implementing the method |
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