JPS6282807A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS6282807A JPS6282807A JP22413885A JP22413885A JPS6282807A JP S6282807 A JPS6282807 A JP S6282807A JP 22413885 A JP22413885 A JP 22413885A JP 22413885 A JP22413885 A JP 22413885A JP S6282807 A JPS6282807 A JP S6282807A
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- JP
- Japan
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- resistor
- integrated circuit
- package
- resistance value
- value
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入力回路が所定の特性インピーダンスの伝送
路で構成された高速動作用の集積回路に関する。特に、
その伝送路の終端抵抗の実装に関するものである。
路で構成された高速動作用の集積回路に関する。特に、
その伝送路の終端抵抗の実装に関するものである。
入力回路が所定の特性インピーダンスの伝送路で構成さ
れ、入力回路の反射を小さくした集積回路において、 集積回路パッケージ内にこの伝送路の終端抵抗を設けて
おき、さらにパフケージ外にこの伝送路に外付の抵抗を
接続して、二つの抵抗の並列抵抗値がその特性インピー
ダンスに近似する構成とすることにより、 終端抵抗の値のずれにより生じる反射を小さくしたもの
である。
れ、入力回路の反射を小さくした集積回路において、 集積回路パッケージ内にこの伝送路の終端抵抗を設けて
おき、さらにパフケージ外にこの伝送路に外付の抵抗を
接続して、二つの抵抗の並列抵抗値がその特性インピー
ダンスに近似する構成とすることにより、 終端抵抗の値のずれにより生じる反射を小さくしたもの
である。
従来、第２図のように集積回路１の出力を伝送路２の一
端に接続し、伝送路２の他端に伝送路特性インピーダン
スに整合した終端抵抗３と次段集積回路４を接続し信号
伝送を行う方法が、比較的高速のディジタル信号処理回
路で用いられている。
端に接続し、伝送路２の他端に伝送路特性インピーダン
スに整合した終端抵抗３と次段集積回路４を接続し信号
伝送を行う方法が、比較的高速のディジタル信号処理回
路で用いられている。
第３図は終端抵抗以降を拡大して表現したもので、図面
符号３は終端抵抗、５はパッケージ、６は集積回路チッ
プ、７はチップ内トランジスタ、図面符号Ａはパッケー
ジリード部の長さ、Ｂはパッケージケース内配線長であ
る。これかられかるように、終端抵抗３が伝送路特性イ
ンピーダンスと整合しても終端抵抗３の位置から実際に
信号の印加されるチップ６内トランジスタ７までの距離
（Ａ＋Ｂ）がそこを伝播する信号の立上り、立下りおよ
び速度に対し無視できない場合がある。このときトラン
ジスタ７に印加される信号は反射の影響を受は波形歪が
生じる。また、第３図のＡおよびＢのリード線部分８を
伝送路の特性インピーダンスＲに合わせた構造としても
、チップ内トランジスタ７の入力インピーダンスが大き
い場合は、終端抵抗３の後にさらに終端開放に近い状態
の伝送路が接続された状態となり、この場合も波形歪が
起こる。
符号３は終端抵抗、５はパッケージ、６は集積回路チッ
プ、７はチップ内トランジスタ、図面符号Ａはパッケー
ジリード部の長さ、Ｂはパッケージケース内配線長であ
る。これかられかるように、終端抵抗３が伝送路特性イ
ンピーダンスと整合しても終端抵抗３の位置から実際に
信号の印加されるチップ６内トランジスタ７までの距離
（Ａ＋Ｂ）がそこを伝播する信号の立上り、立下りおよ
び速度に対し無視できない場合がある。このときトラン
ジスタ７に印加される信号は反射の影響を受は波形歪が
生じる。また、第３図のＡおよびＢのリード線部分８を
伝送路の特性インピーダンスＲに合わせた構造としても
、チップ内トランジスタ７の入力インピーダンスが大き
い場合は、終端抵抗３の後にさらに終端開放に近い状態
の伝送路が接続された状態となり、この場合も波形歪が
起こる。
その解決策として、従来は第４図のように前記リード線
部分Ａ、ＢとしてパッケージリードＡ′およびケース内
配線Ｂ′を伝送路の特性インピータンスＲに合わせ、さ
らに特性インピーダンスＲに等しい終端抵抗３′をチッ
プ６内に内蔵する方法が用いられている。
部分Ａ、ＢとしてパッケージリードＡ′およびケース内
配線Ｂ′を伝送路の特性インピータンスＲに合わせ、さ
らに特性インピーダンスＲに等しい終端抵抗３′をチッ
プ６内に内蔵する方法が用いられている。
しかし、第４図の集積回路チップ６で形成される終端抵
抗３′はきわめて小形のものであり、精度的には±２０
〜±３０％程度の誤差をもっことは避けられない。した
がって、第３図および第４図のどちらの場合にも伝送路
とのミスマツチにより反射が生じ波形劣化が生じる欠点
を有していた。この反射による劣化を抑えるように内蔵
抵抗のばらつきを±１０％に抑えるためには集積回路の
自体の選別も可能であるが、この場合には歩留りの悪化
を招く。
抗３′はきわめて小形のものであり、精度的には±２０
〜±３０％程度の誤差をもっことは避けられない。した
がって、第３図および第４図のどちらの場合にも伝送路
とのミスマツチにより反射が生じ波形劣化が生じる欠点
を有していた。この反射による劣化を抑えるように内蔵
抵抗のばらつきを±１０％に抑えるためには集積回路の
自体の選別も可能であるが、この場合には歩留りの悪化
を招く。
本発明は、上記の問題点を解決するものであり、集積回
路に特性上のばらつきがあっても、反射劣化を極度に減
らした終端抵抗内波形集積回路を提供することを目的と
する。
路に特性上のばらつきがあっても、反射劣化を極度に減
らした終端抵抗内波形集積回路を提供することを目的と
する。
Ｃ問題点を解決するための手段〕
本発明は、外部信号を取り込む入力回路が所定の特性イ
ンピーダンスの伝送路に形成され、パンケージ内に内蔵
され、その伝送路と回路内能動素子との接続点に一端が
接続され他端が共通電位点に接続された終端抵抗を備え
た集積回路において、上記パッケージ外の上記伝送路と
共通電位点との間に外付の抵抗が接続され、この外付の
抵抗と上記終端抵抗との並列抵抗値が上記特性インピー
ダンスに近似する値に設定されたことを特徴とする。
ンピーダンスの伝送路に形成され、パンケージ内に内蔵
され、その伝送路と回路内能動素子との接続点に一端が
接続され他端が共通電位点に接続された終端抵抗を備え
た集積回路において、上記パッケージ外の上記伝送路と
共通電位点との間に外付の抵抗が接続され、この外付の
抵抗と上記終端抵抗との並列抵抗値が上記特性インピー
ダンスに近似する値に設定されたことを特徴とする。
パッケージに内蔵の抵抗器はその調整が困難で値のばら
つきが大きくなるが、外付の抵抗器は調整あるいは選定
することができる。この伝送路に生じる反射の大部分は
内蔵の抵抗器で吸収することができる。さらに外付の抵
抗器を接続することにより、一部の抵抗器が伝送路の途
中に接続されることになるが、二つの抵抗器の並列抵抗
値を特性インピーダンスに近似させることにより、外部
から見たこの集積回路の入力回路は特性インピーダンス
の値によく近似していることになり、入力回路の伝送路
の反射を実質的に小さくすることができる。
つきが大きくなるが、外付の抵抗器は調整あるいは選定
することができる。この伝送路に生じる反射の大部分は
内蔵の抵抗器で吸収することができる。さらに外付の抵
抗器を接続することにより、一部の抵抗器が伝送路の途
中に接続されることになるが、二つの抵抗器の並列抵抗
値を特性インピーダンスに近似させることにより、外部
から見たこの集積回路の入力回路は特性インピーダンス
の値によく近似していることになり、入力回路の伝送路
の反射を実質的に小さくすることができる。
本発明の実施例装置を図面を用いて説明する。
第１図において、駆動側集積回路１の出力段は特性イン
ピーダンスＲなる伝送路２の入力に接続され、その中途
のパッケージからの距離がＡ部分に抵抗値Ｒ，なる外付
は抵抗３ａが接続される。
ピーダンスＲなる伝送路２の入力に接続され、その中途
のパッケージからの距離がＡ部分に抵抗値Ｒ，なる外付
は抵抗３ａが接続される。
それに続く長さＢはパッケージ５内配線長である。
上記Ａ、Ｂで示す部分も特性インピーダンスＲの伝送路
２の延長上にある。上記Ｂ部の先端はチップ内トランジ
スタを集積回路チップ６ａ内のトランジスタ７と共通電
位点に接続されるチップ内抵抗３ｂに接続される。
２の延長上にある。上記Ｂ部の先端はチップ内トランジ
スタを集積回路チップ６ａ内のトランジスタ７と共通電
位点に接続されるチップ内抵抗３ｂに接続される。
このチップ内抵抗３ｂは集積回路チップ内に形成された
抵抗値Ｒ２なる終端抵抗である。第１図の場合パッケー
ジ外付は抵抗３ａを含め集積回路チ・ノブ６ａを見込ん
だ入力インピーダンスはほぼ抵抗値Ｒ１とＲ２の並列接
続と見なせる。ここで集積回路チップ６ａに内蔵のチッ
プ内抵抗３ｂの抵抗値は、前述のように±２０〜±３０
％程度のばらつきを持つが、外付は抵抗３ａの抵抗値の
ばらつきは小さく製造できるので全体としての抵抗値ば
らつきは抵抗３ｂのばらつきに比べてはるかに低く抑え
るように製造することができる。
抵抗値Ｒ２なる終端抵抗である。第１図の場合パッケー
ジ外付は抵抗３ａを含め集積回路チ・ノブ６ａを見込ん
だ入力インピーダンスはほぼ抵抗値Ｒ１とＲ２の並列接
続と見なせる。ここで集積回路チップ６ａに内蔵のチッ
プ内抵抗３ｂの抵抗値は、前述のように±２０〜±３０
％程度のばらつきを持つが、外付は抵抗３ａの抵抗値の
ばらつきは小さく製造できるので全体としての抵抗値ば
らつきは抵抗３ｂのばらつきに比べてはるかに低く抑え
るように製造することができる。
−例として、５０Ωの特性インピーダンスを得る場合に
は、従来の５０Ω内藏形式では抵抗値は１３０％変化す
る可能性があるが、 Ｒ＋＝１０ＱΩ、 Ｒｚ ＝１００Ω として設計した場合には抵抗値Ｒ２が＋３０％、すなわ
ち１３０Ωとなっても抵抗値Ｒ，の精度を高くすると全
体としては最小５６．５Ωとすることができ、５０Ωか
らの変化は１３％に過ぎない。さらに、外付は抵抗３ａ
の値が調整可能に設計すれば、二つの抵抗の並列抵抗値
を５０Ωに近づけることができる。
は、従来の５０Ω内藏形式では抵抗値は１３０％変化す
る可能性があるが、 Ｒ＋＝１０ＱΩ、 Ｒｚ ＝１００Ω として設計した場合には抵抗値Ｒ２が＋３０％、すなわ
ち１３０Ωとなっても抵抗値Ｒ，の精度を高くすると全
体としては最小５６．５Ωとすることができ、５０Ωか
らの変化は１３％に過ぎない。さらに、外付は抵抗３ａ
の値が調整可能に設計すれば、二つの抵抗の並列抵抗値
を５０Ωに近づけることができる。
以上説明したように、本発明によれば、パフケージ内の
伝送路端に接続された抵抗により反射の大部分が吸収さ
れ、さらにこの集積回路の外からこの集積回路の入力回
路を見たインピーダンスは、内蔵の抵抗と外付された抵
抗と合成された抵抗との並列抵抗値となって、伝送路の
特性インピーダンスに近似した値とすることができる。
伝送路端に接続された抵抗により反射の大部分が吸収さ
れ、さらにこの集積回路の外からこの集積回路の入力回
路を見たインピーダンスは、内蔵の抵抗と外付された抵
抗と合成された抵抗との並列抵抗値となって、伝送路の
特性インピーダンスに近似した値とすることができる。
したがって全体として反射を小さくすることができる。
したがって、集積回路のばらつきが大きくても実用′に
供することができ製造歩留りが向上するとともに、入力
回路の伝送路そのものの特性インピーダンスの調整精度
を従来より緩やかに設定することができることになるか
ら、この面がらも製造工数を小さくすることができる効
果がある。
供することができ製造歩留りが向上するとともに、入力
回路の伝送路そのものの特性インピーダンスの調整精度
を従来より緩やかに設定することができることになるか
ら、この面がらも製造工数を小さくすることができる効
果がある。
第１図は本発明実施例の終端抵抗分割実装回路図。
第２図は従来例の回路構成図。
第３図は他の従来例の回路構成図。
第４図は終端抵抗内蔵形集積回路の従来例回路図。
１・・・集積回路（駆動側）、２・・・伝送路（特性イ
ンピーダンスＲ）、３．３′・・・Ｈ端抵抗、３ａ・・
・パッケージ外付けけ抵抗（抵抗値Ｒｒ ） 、３ｂ・
・・チップ内抵抗（抵抗値Ｒ，）、４・・・集積回路（
受は側）、５・・（パッケージ５．６．６ａ・・・集積
回路チップ、７・・・チップ内トランジスタ、８・・・
伝送リード線部分、Ａ、Ａ’・・・パンケージリード部
、Ｂ、Ｂ′・・・パッケージ内配線。
ンピーダンスＲ）、３．３′・・・Ｈ端抵抗、３ａ・・
・パッケージ外付けけ抵抗（抵抗値Ｒｒ ） 、３ｂ・
・・チップ内抵抗（抵抗値Ｒ，）、４・・・集積回路（
受は側）、５・・（パッケージ５．６．６ａ・・・集積
回路チップ、７・・・チップ内トランジスタ、８・・・
伝送リード線部分、Ａ、Ａ’・・・パンケージリード部
、Ｂ、Ｂ′・・・パッケージ内配線。
Claims (1)
- （１）外部信号を取り込む入力回路が所定の特性インピ
ーダンスの伝送路に形成され、 パッケージ内に内蔵され、その伝送路と回路内能動素子
との接続点に一端が接続され他端が共通電位点に接続さ
れた終端抵抗を備えた 集積回路において、 上記パッケージ外の上記伝送路と共通電位点との間に外
付の抵抗が接続され、 この外付の抵抗と上記終端抵抗との並列抵抗値が上記特
性インピーダンスに近似する値に設定された ことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22413885A JPS6282807A (ja) | 1985-10-08 | 1985-10-08 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22413885A JPS6282807A (ja) | 1985-10-08 | 1985-10-08 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6282807A true JPS6282807A (ja) | 1987-04-16 |
Family
ID=16809141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22413885A Pending JPS6282807A (ja) | 1985-10-08 | 1985-10-08 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6282807A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63256001A (ja) * | 1987-04-14 | 1988-10-24 | Toshiba Corp | 集積回路装置 |
| JP5752862B1 (ja) * | 2014-06-18 | 2015-07-22 | ゼンテルジャパン株式会社 | 半導体回路装置及び半導体メモリシステム |
-
1985
- 1985-10-08 JP JP22413885A patent/JPS6282807A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63256001A (ja) * | 1987-04-14 | 1988-10-24 | Toshiba Corp | 集積回路装置 |
| JP5752862B1 (ja) * | 2014-06-18 | 2015-07-22 | ゼンテルジャパン株式会社 | 半導体回路装置及び半導体メモリシステム |
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