JPH01146356A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01146356A JPH01146356A JP62306344A JP30634487A JPH01146356A JP H01146356 A JPH01146356 A JP H01146356A JP 62306344 A JP62306344 A JP 62306344A JP 30634487 A JP30634487 A JP 30634487A JP H01146356 A JPH01146356 A JP H01146356A
- Authority
- JP
- Japan
- Prior art keywords
- aperture
- diffusion layer
- metal wiring
- conductor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 24
- 239000002184 metal Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 229920005591 polysilicon Polymers 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 19
- 239000011229 interlayer Substances 0.000 description 4
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- 238000013075 data extraction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高集積化を可能にした半導体記憶装置に関する
ものである。
ものである。
従来の技術
従来から、半導体記憶装置の大容量化には目ざましいも
のがあり、とりわけ、その製造方法には多くの工夫がな
されて来ている。
のがあり、とりわけ、その製造方法には多くの工夫がな
されて来ている。
以下に従来の半導体記憶装置における記憶素子部のソー
ス・ドレイン拡散部と共通ビット線との接続の仕方につ
いて説明する。第３図は従来の接続部の平面図、第４図
は第３図中Ｂ−Ｂ ’の断面図であり、１は記憶素子の
データ引出し用ソース・ドレイン拡散層、２は金属配線
で形成された共通ビット線、３はポリシリコン等で形成
された中間導体、４は拡散層ｌと導体３を接続するため
の開口穴、５は金属配線２と導体３を接続するための開
口穴、６は記憶素子選択用トランジスタゲート、７，８
は層間絶縁膜、９はゲート酸化膜である。
ス・ドレイン拡散部と共通ビット線との接続の仕方につ
いて説明する。第３図は従来の接続部の平面図、第４図
は第３図中Ｂ−Ｂ ’の断面図であり、１は記憶素子の
データ引出し用ソース・ドレイン拡散層、２は金属配線
で形成された共通ビット線、３はポリシリコン等で形成
された中間導体、４は拡散層ｌと導体３を接続するため
の開口穴、５は金属配線２と導体３を接続するための開
口穴、６は記憶素子選択用トランジスタゲート、７，８
は層間絶縁膜、９はゲート酸化膜である。
以上のように形成された記憶素子と共通ビット線の接続
部について説明すると、まず、選択ゲート６によって選
択された記憶素子内のデータが拡散層１に出され、この
データが開口穴４を通して中間導体３に伝わり、さらに
開口穴５を通して共通ビット線２へと伝わる。ただし、
現在、大部分の半導体装置においては、上記の中間導体
３を用いず、直接、ソース・ドレイン拡散層１と金属配
線２を接続しており、その断面図を第５図に示す。この
ように、中間導体を介さず直接接続する仕方では、微細
化が進み開口部が小さくなると、開口部内に金属配線が
入り難（なったり、開口部での金属配線の細りを生じて
しまう。そこで、上記従来例で用いた中間導体３を介す
る事により、開口部の深さを浅くし、ソース・ドレイン
拡散層ｌと金属配！＋ｌＩ２との接続を容易にしている
。
部について説明すると、まず、選択ゲート６によって選
択された記憶素子内のデータが拡散層１に出され、この
データが開口穴４を通して中間導体３に伝わり、さらに
開口穴５を通して共通ビット線２へと伝わる。ただし、
現在、大部分の半導体装置においては、上記の中間導体
３を用いず、直接、ソース・ドレイン拡散層１と金属配
線２を接続しており、その断面図を第５図に示す。この
ように、中間導体を介さず直接接続する仕方では、微細
化が進み開口部が小さくなると、開口部内に金属配線が
入り難（なったり、開口部での金属配線の細りを生じて
しまう。そこで、上記従来例で用いた中間導体３を介す
る事により、開口部の深さを浅くし、ソース・ドレイン
拡散層ｌと金属配！＋ｌＩ２との接続を容易にしている
。
発明が解決しようとする問題点
しかしながら、上記の従来例の構造では、開口部４およ
び５の大きさが充分確保できず、微細化が進むと上記開
口穴が開き難いという問題点を有していた。
び５の大きさが充分確保できず、微細化が進むと上記開
口穴が開き難いという問題点を有していた。
本発明は上記従来の問題点を解決するもので、記憶素子
部のソース・ドレイン拡散層と共通ビット線との接続を
確実に行なうことのできる接続部の構造を提供すること
を目的とする。
部のソース・ドレイン拡散層と共通ビット線との接続を
確実に行なうことのできる接続部の構造を提供すること
を目的とする。
問題点を解決するための手段
この目的を達成するために本発明の半導体記憶装置は、
半導体基体上に縦横に配置されたＭＩＳ型記憶素子のソ
ース・ドレイン拡散層１と同記憶素子を共通接続する金
属配線２との接続部が、上記拡散層１と金属配線２との
間に導体３を挟んで形成され、上記拡散層１と導体３と
を接続する開口部４と、上記金属配線２と導体３とを接
続する開口部５とが、相重なる互いに直交した矩形もし
くは長円状に形成された構造を有している。
半導体基体上に縦横に配置されたＭＩＳ型記憶素子のソ
ース・ドレイン拡散層１と同記憶素子を共通接続する金
属配線２との接続部が、上記拡散層１と金属配線２との
間に導体３を挟んで形成され、上記拡散層１と導体３と
を接続する開口部４と、上記金属配線２と導体３とを接
続する開口部５とが、相重なる互いに直交した矩形もし
くは長円状に形成された構造を有している。
作用
この構成によって、層間絶縁膜の開口部の面精が大きく
なり、微細化に対してもより確実に開口部を確保でき、
記憶部のソース・ドレイン拡散層と共通ビット線との接
続を確実に行なうことができる。
なり、微細化に対してもより確実に開口部を確保でき、
記憶部のソース・ドレイン拡散層と共通ビット線との接
続を確実に行なうことができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明の実施例における接続部構造の
平面図を示すものである。第１図において、１は記憶素
子のデータ引出し用ソース・ドレイン拡散層、２は金属
配線で形成された共通ビット線、３はポリシリコンで形
成された中間導体、４は拡散層１と中間導体３を接続す
るための開口穴、５は金属配線２と中間導体３を接続す
るための開口穴、６は記憶素子選択用トランジスタゲー
トである。第２図は第１図中Ａ−Ａ ’間の断面図を示
すもので、図中、１〜６は第１図と同様のものであり、
７，８は層間絶縁膜、９はゲート酸化膜である。
明する。第１図は本発明の実施例における接続部構造の
平面図を示すものである。第１図において、１は記憶素
子のデータ引出し用ソース・ドレイン拡散層、２は金属
配線で形成された共通ビット線、３はポリシリコンで形
成された中間導体、４は拡散層１と中間導体３を接続す
るための開口穴、５は金属配線２と中間導体３を接続す
るための開口穴、６は記憶素子選択用トランジスタゲー
トである。第２図は第１図中Ａ−Ａ ’間の断面図を示
すもので、図中、１〜６は第１図と同様のものであり、
７，８は層間絶縁膜、９はゲート酸化膜である。
以上のように構成された記憶素子のソース・ドレイン拡
散層と共通ビット線との接続部について説明する。
散層と共通ビット線との接続部について説明する。
まず、選択ゲート６によって選択された記憶素子内のデ
ータが拡散層１に出され、このデータが開口穴４を通し
て中間導体３に伝わり、さらに開口穴５を通して共通ビ
ット線２へと伝わる。ここで開口穴４は、ゲートポリシ
リコンロとの電気的耐圧および製造余裕のため、一定の
間隔を必要とする。そのため、ゲートポリシリコンロ方
向に開口穴４を広げるためには、記憶素子そのもののサ
イズを広げる事になり、記憶装置全体の縮小、大容量化
と相互する。一方、ゲートポリシリコンロと平行な方向
に対して開口穴４を広げることには障害が少なく、開口
穴４を正方形から横長の矩形とすることができる。
ータが拡散層１に出され、このデータが開口穴４を通し
て中間導体３に伝わり、さらに開口穴５を通して共通ビ
ット線２へと伝わる。ここで開口穴４は、ゲートポリシ
リコンロとの電気的耐圧および製造余裕のため、一定の
間隔を必要とする。そのため、ゲートポリシリコンロ方
向に開口穴４を広げるためには、記憶素子そのもののサ
イズを広げる事になり、記憶装置全体の縮小、大容量化
と相互する。一方、ゲートポリシリコンロと平行な方向
に対して開口穴４を広げることには障害が少なく、開口
穴４を正方形から横長の矩形とすることができる。
開口穴が正方形である場合には開口面積が小さいばかり
ではなく、製造加工上角がなくなり円形となり、開口穴
が開き難いのに対して、開口穴が矩形になると開口穴が
開き易くなる。
ではなく、製造加工上角がなくなり円形となり、開口穴
が開き難いのに対して、開口穴が矩形になると開口穴が
開き易くなる。
さらに開口穴５に関しては、開口穴４と同一方向に広げ
る事は、金属配線である共通ビット線２との製造余裕上
、不可能である。ところが、ポリシリコンロ方向に対し
ては、中間導体３を広げる事により、開口穴５を広げる
事ができ、開口穴４と同様に矩形とし、穴を開は易くす
る事ができる。
る事は、金属配線である共通ビット線２との製造余裕上
、不可能である。ところが、ポリシリコンロ方向に対し
ては、中間導体３を広げる事により、開口穴５を広げる
事ができ、開口穴４と同様に矩形とし、穴を開は易くす
る事ができる。
また、開口穴４と開口穴５が直交した矩形であるため、
製造上、２つの開口穴のずれに対する余裕も拡大する。
製造上、２つの開口穴のずれに対する余裕も拡大する。
以上のように本実施例によれば、記憶素子のソース・ド
レイン拡散層と共通ビット線との接続部において、２つ
の開口穴を直交した矩形に形成することにより、開口穴
を開き易くし、上記拡散層１と共通ビット線２との接続
を容易にすることができる。
レイン拡散層と共通ビット線との接続部において、２つ
の開口穴を直交した矩形に形成することにより、開口穴
を開き易くし、上記拡散層１と共通ビット線２との接続
を容易にすることができる。
発明の効果
以上のように本発明によると、記憶素子のソース・ドレ
イン拡散層と同記憶素子を共通接線する金属配線との間
の接続を相重なる互いに直交した矩形もしくは長円形の
開口部と中間導体を用いることにより、より確実な接続
を形成することができ、優れた半導体記憶装置を実現で
きる。
イン拡散層と同記憶素子を共通接線する金属配線との間
の接続を相重なる互いに直交した矩形もしくは長円形の
開口部と中間導体を用いることにより、より確実な接続
を形成することができ、優れた半導体記憶装置を実現で
きる。
第１図は本発明の実施例の要部構造平面図、第２図は第
１図中のＡ−Ａ ’間の断面図、第３図は従来の接続部
の構造平面図、第４図は第３図中のＢ−Ｂ ’間の断面
図、第５図は別の従来例の断面図である。 １・・・・・・ソース・ドレイン拡散層、２・・・・・
・共通ビット線、３・・・・・・中間導体、４，５・・
・・・・開口穴、６・・・・・・ポリシリコンゲート、
７，８・・・・・・層間絶縁膜、９・・・・・・ゲート
酸化膜。 ＋ −−−ソース・トレイン紘歌層 ２−・＝ ＃ 」ｉ ヒ′ ッ ト 線３− 中間導
体 Ａ′ 第２図
１図中のＡ−Ａ ’間の断面図、第３図は従来の接続部
の構造平面図、第４図は第３図中のＢ−Ｂ ’間の断面
図、第５図は別の従来例の断面図である。 １・・・・・・ソース・ドレイン拡散層、２・・・・・
・共通ビット線、３・・・・・・中間導体、４，５・・
・・・・開口穴、６・・・・・・ポリシリコンゲート、
７，８・・・・・・層間絶縁膜、９・・・・・・ゲート
酸化膜。 ＋ −−−ソース・トレイン紘歌層 ２−・＝ ＃ 」ｉ ヒ′ ッ ト 線３− 中間導
体 Ａ′ 第２図
Claims (1)
- 半導体基体上に縦横に配置されたＭＩＳ型記憶素子のソ
ース・ドレイン拡散層と同記憶素子を共通接続する金属
配線との接続部が、上記拡散層と金属配線との間に導体
を挟んで形成され、上記拡散層と導体とを接続する開口
部と、上記金属配線と導体とを接続する開口部とが、互
いに直交した矩形もしくは長円状に形成されたことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306344A JPH01146356A (ja) | 1987-12-03 | 1987-12-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306344A JPH01146356A (ja) | 1987-12-03 | 1987-12-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01146356A true JPH01146356A (ja) | 1989-06-08 |
Family
ID=17955965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306344A Pending JPH01146356A (ja) | 1987-12-03 | 1987-12-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01146356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1049160A1 (en) * | 1999-04-26 | 2000-11-02 | International Business Machines Corporation | New contact shape for giga scale borderless contacts and method for making the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163455A (ja) * | 1984-02-03 | 1985-08-26 | Toshiba Corp | 読み出し専用記憶装置及びその製造方法 |
| JPS6237960A (ja) * | 1985-08-13 | 1987-02-18 | Toshiba Corp | 読み出し専用半導体記憶装置の製造方法 |
-
1987
- 1987-12-03 JP JP62306344A patent/JPH01146356A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163455A (ja) * | 1984-02-03 | 1985-08-26 | Toshiba Corp | 読み出し専用記憶装置及びその製造方法 |
| JPS6237960A (ja) * | 1985-08-13 | 1987-02-18 | Toshiba Corp | 読み出し専用半導体記憶装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1049160A1 (en) * | 1999-04-26 | 2000-11-02 | International Business Machines Corporation | New contact shape for giga scale borderless contacts and method for making the same |
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