JPH01149290A - スタティックｒａｍの出力回路 - Google Patents

スタティックｒａｍの出力回路

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JPH01149290A JP62306345A JP30634587A JPH01149290A JP H01149290 A JPH01149290 A JP H01149290A JP 62306345 A JP62306345 A JP 62306345A JP 30634587 A JP30634587 A JP 30634587A JP H01149290 A JPH01149290 A JP H01149290A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、スタティックＲＡＭの出力回路に関するもの
である。
従来の技術 スタティックＲＡＭにおいて、内部のデータを外部に出
力する為に、出力回路が用いられる。
以下に従来の出力回路について説明する。
第４図は、従来の出力回路の一例を示すブロック図であ
る。Ｓ、否は内部データ、Ｄｏは出力、１は最終データ
出力回路、ＱｌはＰ型チャネルＭＯＳＦＥＴ、Ｑ２はＮ
型チャネルＭＯＳＦＥＴ。
２は内部データＳ、百に従い最終データ出力回路１のＭ
ＯＳＦＥＴＱ１．Ｑ２のゲートを制御する出力制御回路
、ＧＮＤは基準電位、Ｖｃｃは電源電圧である。第５図
は、第４図で示したブロック図における各波形を示すタ
イミング図であり、ＡＤはアドレス入力である。
以上のように構成された出力回路について、以下その動
作を説明する。
内部データＳ、５には、アドレス入力ＡＤに対応したデ
ータが出ている。そして、出力制御回路２が、内部デー
タ出力端の電位レベルに従い最終データ出力回路１のＭ
ＯＳＦＥＴＱｌ、Ｑ２のゲートを制御して、出力Ｄｏを
高レベルもしくは低レベルに確定させる。例えば、内部
データＳが高レベルで同ｇが低レベルの時、最終データ
出力回路１のＭＯＳＦＥＴＱｌ、Ｑ２の両ゲートを低レ
ベルにし、Ｐ型チャネルＭＯＳＦＥＴＱＩのみを導通状
態にして出力Ｄｏを高レベルに引き上げる！逆に、内部
データＳが低レベルで同Ｓが高レベルの時は、ＭＯＳＦ
ＥＴＱｌ、Ｑ２の両ゲートを高レベルにし、Ｎ型チャネ
ルＭＯＳＦＥＴＱ２のみを導通状態にして出力Ｄｏを低
レベルに引き下げる。アドレス入力ＡＤが変化すると、
内部データＳ、Ｓは高レベルから低レベルにもしくは低
レベルから高レベルに変化する。そして、出力制御回路
２が最終データ出力回路１のＭＯＳＦＥＴＱｌ、Ｑ２の
ゲートを制御することにより、出力Ｄｏも高レベルから
低レベルにもしくは低レベルから高レベルに変化する。
発明が解決しようとする問題点 しかしながら、上記の従来の構成では、出力は低レベル
から高レベルにもしくは低レベルから高レベルへと、大
きく変化する。出力の負荷容量は極めて大きいため、出
力の遷移時間が大きくなり、スタティックＲＡＭの高速
化にとって大きな問題点となっている。また、出力が大
きく変化するため、最終データ出力回路のＭＯＳＦＥＴ
を通して大きな瞬時電流が流れるという問題点があった
。
本発明は、上記従来の問題点を解決するもので、出力の
遷移時間を短くすることができ、がっ、最終データ出力
回路を流れる瞬時電流を低減することのできる出力回路
を提供することを目的とする。
問題点を解決するための手段 この目的を達成するために、本発明のスタティックＲＡ
Ｍの出力回路は、基準電位線にソースを電気的接続した
Ｎ型チャネルＭＯＳＦＥＴと、電源電圧線にソースを電
気的接続したＰ型チャネルＭＯＳＦＥＴとの両ドレイン
を、共にデータ出力端子に電気的接続した構成から成る
最終データ出力回路と、内部データに従い前記最終デー
タ出力回路の前記ＭＯＳＦＥＴのゲートを制御してデー
タを出力する第１の制御回路と、内部データと出力デー
タを検出して前記最終データ出力回路の前記ＭＯＳＦＥ
Ｔのゲートを制御する第２の制御回路とを備え、前記第
２の制御回路は、アドレス入力の遷移後、データが出力
される以前に、検出した出力データに従い前記最終デー
タ出力回路の一方のＭＯＳＦＥＴのみを活性状態にし、
前記データ出力端子を中間電位に設定する構成を有して
いる。
作用 この構成によって、アドレス入力遷移後、出力は、高レ
ベルもしくは低レベルに変化する以前に、第２の制御回
路によって中間電位に設定され、常に中間電位から高レ
ベルもしくは低レベルに変化するため、出力の遷移時間
を短くすることができ、かつ、最終データ出力回路を流
れる瞬時電流を低減することができる。
実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。
第１図は、本発明の一実施例における出力回路のブロッ
ク図である。第１図において、Ｓ、５は内部データ、Ｄ
Ｏは出力、１は最終データ出力回路、ＱｌはＰ型チャネ
ルＭＯＳＦＥＴ、Ｑ２はＮ型チャネルＭＯＳＦＥＴ、２
は出力制御回路、ＧＮＤは基準電位、Ｖｃｃは電源電圧
で、これらは従来例の構成と同じである。３は内部デー
タと出力を検出して最終データ出力回路ｌを制御する中
間電位設定回路である。第２図は、第１図で示したブロ
ック図における各波形を示すタイミング図であり、ＡＤ
はアドレス入力である。第３図は、本発明の具体的な一
実施例における出力回路の回路図である。第３図におい
て、１は最終データ出力回路、２は出力制御回路、３は
中間電位出力回路、２１．２２．２３は出力制御回路２
を構成するインバータ回路である。３１．３２，３３゜
Ｑ３．Ｑ４はそれぞれ中間電位出力回路３を構成するイ
ンバータ回路、ＮＯＲ回路、ＮＡＮＤ回路、Ｎ型チャネ
ルＭＯＳＦＥＴ、Ｐ型チャネルＭＯＳＦＥＴである。
以上のように構成された本実施例の出力回路について以
下その動作を説明する。
内部データＳ、Ｓにはアドレス入力ＡＤに対応したデー
タが出ていて、出力制御回路２が最終データ出力回路１
を制御することにより、出力り。
は高レベルもしくは低レベルに確定している。このとき
中間電位設定回路３は非活性状態にある。
アドレス入力ＡＤが変化した時、内部データＳ、Ｓにア
ドレス入力ＡＤに対応したデータが出てくる以前に、ア
ドレス入力の遷移を検出して内部データＳ１ｇを共に低
レベルにする事によって、中間電位設定回路３を活性状
態にする。中間電位設定回路３は、出力ＤＯが低レベル
の時は、ＮＯＲ回路３２が活性状態になりＮ型チャネル
ＭＯＳＦＥＴＱ３が導通状態になることにより、最終デ
ータ出力回路１のＰ型チャネルＭＯＳＦＥＴＱＩを活性
状態にして出力Ｄｏを中間電位まで引き上げる。
逆に、出力Ｄｏが高レベルの時は、ＮＡＮＤ回路３３が
活性状態になり゛Ｐ型チャネルＭＯＳＦＥＴＱ４が導通
状態になることにより、Ｎ型チャネルＭＯＳＦＥＴＱ２
が活性状態となり出力Ｄｏを中間電位まで引き下げる。
この時、最終データ出力回路１のＰ型チャネルＭＯ５Ｆ
ＥＴＱＩとＮ型チャネルＭＯＳＦＥＴＱ２とを貫通する
電流は流れない。
その後、内部データ出力端にアドレス入力ＡＤに対応し
たデータが出てくると、中間電位設定回路３は非活性状
態となり、出力制御回路２が最終データ出力回路１を制
御して出力Ｄｏは高レベルもしくは低レベルに変化する
。この時、出力り。
は、あらかじめ中間電位に設定されているので、常に中
間電位から高レベルもしくは低レベルに変化する。
以上のように本実施例によれば、アドレス入力が変わっ
た後、出力が変化する以前に、中間電位設定回路が出力
の電位レベルを検出して出力をあらかじめ中間電位に設
定することにより、出力は常に中間電位から高レベルも
しくは低レベルに変化するので、出力の遷移時間を短（
することができ、かつ、最終データ出力回路を通して流
れる瞬時電流を低減することができる。
発明の効果 本発明は、基準電位線にソースを電気的接続したＮ型チ
ャネルＭＯＳＦＥＴと、電源電圧線にソースを電気的接
続したＰ型チャネルＭＯＳＦＥＴとの両ドレインを、共
にデータ出力端子に電気的接続した構成から成る最終デ
ータ出力回路と、内部データに従い前記最終データ出力
回路の前記ＭＯＳＦＥＴのゲートを制御してデータを出
力する第１の制御回路と、内部データと出力データを検
出して前記最終データ出力回路の前記ＭＯＳＦＥＴのゲ
ートを制御する第２の制御回路とを備え、前記第２の制
御回路は、アドレス入力の遷移後、データが出力される
以前に、検出した出力データに従い前記最終データ出力
回路の一方のＭＯＳＦＥＴのみを活性状態にし、前記デ
ータ出力端子を中間電位に設定する構成を有したことに
より、出力の遷移時間を短縮することができ、かつ、最
終データ出力回路を通して流れる瞬時電流を低減するこ
とができるという優れた効果の得られる出力回路を実現
できるものである。
【図面の簡単な説明】
第１図は本発明の一実施例スタティックＲＡＭの出力回
路のブロック図、第２図は第１図の要部の波形タイミン
グ図、第３図は本発明の具体的な一実施例スタティック
ＲＡＭの出力回路の回路図、第４図は従来例のブロック
図、第５図は第４図の要部の波形タイミング図である。 Ｓ、Ｓ・・・・・・内部データ、Ｄｏ・・・・・・出力
、１・・・・・・最終データ出力回路、２・・・・・・
出力制御回路、３・・・・・・中間電位設定回路、Ｑｌ
、Ｑ４・・・・・・Ｐ型チャネルＭＯＳＦＥＴ、Ｑ２．
Ｑ３・・・・・・Ｎ型チャネルＭＯＳＦＥＴ、２１，２
２．２３・・・・・・インバータ回路、３１・・・・・
・インバータ回路、３２・・・・・・ＮＯＲ回路、３３
・・・・・・ＮＡＮＤ・・・・・・回路、Ｖｃｃ・・・
・・・電源電圧、ＧＮＤ・・・・・・基準電位、ＡＤ・
・・・・・アドレス入力。 代理人の氏名　弁理士　中尾敏男　ほか１名第１図 第２図 ＤＯ＝）−（＝ 第３図 第４図 第５図

Claims (1)

    【特許請求の範囲】
  1. 基準電位線にソースを電気的接続したＮ型チャネルＭＯ
    ＳＦＥＴと、電源電圧線にソースを電気的接続したＰ型
    チャネルＭＯＳＦＥＴとの両ドレインを、共にデータ出
    力端子に電気的接続した構成から成る最終データ出力回
    路と、内部データに従い前記最終データ出力回路の前記
    ＭＯＳＦＥＴのゲートを制御してデータを出力する第１
    の制御回路と、内部データと出力データを検出して前記
    最終データ出力回路の前記両ＭＯＳＦＥＴのゲートを制
    御する第２の制御回路とを備え、前記第２の制御回路は
    、アドレス入力の遷移後、データが出力される以前に、
    検出した出力データに従い前記最終データ出力回路の一
    方のＭＯＳＦＥＴのみを活性状態にし、前記データ出力
    端子を中間電位に設定する構成を有したことを特徴とす
    るスタティックＲＡＭの出力回路。
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