JPH01158816A - 優先順位付きｒ‐ｓフリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＲ−Ｓフリップフロップ回路に関し、特に複
数のセット入力端子およびリセット入力端子とを有し、
その入力優先順位を決めることができる優先順位付きＲ
−Ｓフリップフロップ回路に関するものである。

〔従来の技術〕

デジタル回路を構成するＲ−Ｓフリップフロップ回路に
対し複数の機器セット信号およびリセット信号を入力す
る場合、各信号の人力優先順位を設定してその順位に従
ってＲ−Ｓフリップフロップ回路をセット、リセットす
る必要がある。そこで従来優先順位付きＲ−Ｓフリップ
フロップ回路としては第３図に示すものがあった。図中
、１〜４はＡＮＤ回路、５，６はＯＲ回路、７〜１０は
ＮＯＴ回路、１１はＲ−Ｓフリップフロップ回路である
。

回路中、ＯＲ回路５．ＮＯＴ回路８．ＮＯＴ回路９には
優先順位１位の第１リセツト信号が、ＡＮＤ回路２には
優先順位２位の第１セツト信号が、ＡＮＤ回路１には優
先順位３位の第２リセツト信号が、そしてＡＮＤ回路３
には優先順位４位の第２セツト信号がそれぞれ入力され
ている。ここで述べている優先順位とは、第１リセツト
信号が“Ｈ゛のときは第１．第２セツト信号の入力を無
効とし、第１セツト信号が“Ｈ゛で第１リセツト信号が
“Ｌ”のときは第２リセツト信号の入力を無効とし、第
２リセツト信号が“’Ｈ”、第１セツト信号が“Ｌ゛の
ときは第２セツト信号の入力を無効とし、第１．第２リ
セツト信号、第１セット信号が“Ｌ”のときのみ第２セ
ツト信号の入力が有効となるような優先順位を決める。

以上のことから、信号入力優先順位は第１リセツト信号
、第１セット信号、第２リセツト信号、第２セット信号
の順になる。

次に上記構成に係る従来回路の動作を各優先順位毎に説
明する。

■　優先順位１位の第１リセツト信号 第１リセット信号が°゛Ｈ′となるとＯＲ回路５の出力
部ｉは“Ｈ゛となってフリップフロップ回路１１のＲ端
子に′°Ｈ゛信号が入力されリセット状態となる。この
とき、”　Ｈ”の第１リセツト信号はＮ０７回路８とＮ
０７回路９へ入力されるため、各Ｎ０７回路８．９の出
力ａ、ｂに接続されるＡ’ＮＤ回路１．２の一方入力は
“′Ｌ゛信号が入力される。従って各ＡＮＤ回路２．３
の他方入力に′Ｈ゛の第１または第２セツト信号が入力
されてもＡＮＤ回路２，３の出力部ｃ、ｄには“Ｌ”信
号が出力されるのでＯＲ回路６を介してＲ−Ｓフリップ
フロップ回路１１のＳ端子へは“°Ｌ″が入力される。

よって第１または第２セツト信号は無効になる。

■　優先順位２位の第１セツト信号 第１リセット信号が“Ｌ″°であり、第１セツト信号が
“′Ｈ“のときはＮ０７回路８の出力部ａはＨ”となっ
てＡＮＤ回路２の一方人ノコへ伝わる。

このＡＮＤ回路２の他方入力には”Ｈ”の第１セツト信
号が入力されているため出力部Ｃは“°Ｈ′。

となってＯＲ回路６へ伝わる。従ってＯＲ回路６の出力
ｊは“Ｈ゛となってＲ−Ｓフリップフロップ回路１１の
Ｓ端子に伝わりＲ−Ｓフリップフロップ回路１１をセッ
ト状態とする。ＡＮＤ回路２の出力部Ｃは“Ｈ”′とな
るのでＮ０７回路７の出力部ｅは“Ｌ”となってＡＮＤ
回路１に伝えられるため、ＡＮＤ回路１に゛′Ｈパの第
２リセツト信号が入力されても無効となる。

■　優先順位３位の第２リセツト信号 第１リセット信号、第１セツト信号が“Ｌ”であり第２
リセツト信号がＨ”′のときは、“Ｌ”の第１リセツト
信号を入力するＮ０７回路８の出力部ａは“Ｈ゛となっ
てＡＮＤ回路２へ伝わり、このＡＮＤ回路２には“Ｌ”
の第１セツト信号が入力されているため出力部Ｃより“
Ｌ”信号がＮ０７回路７へ入力される。Ｎ０７回路７は
出力部ｅより“Ｈ”信号を、第２リセツト信号を入力す
るＡＮＤ回路１へ出力するので、ＡＮＤ回路１は出力部
ｆよりＯＲ回路５の出力ｊを介してＲ−Ｓフリップフロ
ップ回路１１のＲ端子へ“Ｈ”信号を送りリセット状態
を保つ。一方、“Ｈ”のＡＮＤ回路１の出力はＮＯＴ回
路１０へ出力されるためＮＯＴ回路１０の出力部ｇはＬ
”となってＡＮＤ回路４へ伝わる。そのため、第２セツ
ト信号がＡＮＤ回路３を介してＡＮＤ回路４へ入力され
てもＲ−Ｓフリップフロップ回路１１のＳ端子へ入力さ
れず無効となる。

■　優先順位４位の第２セツト信号 第２セット信号は、第１リセツト信号、第２リセット信
号および第１セツト信号が“′Ｌ゛になったときに有効
となる。すなわち、パＨ゛の第２セツト信号がＡＮＤ回
路３に入力されている状態で、”Ｌ”の第１リセツト信
号をＮ０７回路９に入力すると出力部すより“′Ｈ゛信
号がＡＮＤ回路３へ入力され、出力部ｄよりＨＩ＋信号
がＡＮＤ回路４へ入力される。ＡＮＤ回路４の入力には
ＮＯＴ回路１０が入力され、そのＮＯＴ回路１０の入力
には“Ｌ　Ｉ＋の第２リセツト信号と第１セツト信号を
入力するＡＮＤ回路１が接続されているためＮＯＴ回路
１０の出力部ｇより“Ｈ”信号がＡＮＤ回路４の他方入
力へ入力される。従ってＡＮＤ回路４の出力部からは“
Ｈ”がＯＲ回路６を介してＲ−Ｓフリップフロップ回路
１１のセット端子へ入力される。

〔発明が解決しようとする問題点〕

従来の優先順位付きＲ−Ｓフリップフロップ回路は以上
のように構成されているので、優先順位を決定させるた
めには複雑なロジック回路を必要とし、コスト的にも高
くつくとともに、動作不良時に容易に故障発生箇所を探
索し得ないといった問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、回路構成が簡易で、しかも低コストで済む優
先順位（−１きＲ−Ｓフリップフロップ回路を得ること
を目的とする。

Ｃ問題点を解決するための手段〕 この発明に係る優先順位付きＲ−Ｓフリップフロップ回
路は、正電圧入力端子と負電圧入力端子とを有するコン
パレータと、各電圧入力端子に基準電圧を印加する基準
電圧回路と、各電圧入力端子における基準電圧値を変化
させ電位差を出すとともに、各電圧入力端子における電
位差関係を反転させ、コンパレータ出力をパ１”または
°“０゛に切り換えるセット手段とリセット手段とを備
えたものである。

〔作　用〕

この発明によるＲ−Ｓフリップフロップ回路は、正電圧
入力端子の電位を負電圧入力端子の印加電位に対してグ
ランド電位に下げることで、各電圧入力端子における出
力上ットまたは出力リセットのための電位設定を無効と
し優先順位１位のリセット動作を実施し、次に負電圧入
力端子の電位を正電圧入力端子の印加電圧以下にするこ
とで正電圧入力端子の電位設定による優先順位セット動
作を無効として優先順位２位のセット動作を実施する。

このような方法で各電圧入力端子の電位の設定値を選択
することでセットまたはリセット動作の優先順位が決定
する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１２はフィードバック抵抗ＲＩＧが入出力
間に接続されたコンパレータ、１３はコンパレータ１２
の正電圧入力端子〔以降（十）入力端子と称する〕と負
電圧入力端子〔以降（＝）入力端子と称する〕とのそれ
ぞれに基準電圧を印加する基準電圧回路であり、（＋）
入力端子へは抵抗Ｒ１とＲ２との比で決まる電源ＶＣＣ
の分圧電圧が印加され、（−）入力端子へは抵抗Ｒ３と
Ｒ４との比で決まる電源ＶＣＣの分圧電圧が印加される
。

ＳＷ、は（＋）入力端子へ接地（ＧＮＤ）電位を印加す
る第１リセツトスイツチ、ＳＷ２は（＋）入力端子へ抵
抗Ｒ２とＲ４との並列抵抗を通って（−）入力端子の基
準電圧以下の電位を印加する第２リセツトスイツチ、Ｓ
Ｗ３は（−）入力端子へ抵抗Ｒ４とＲ７との並列抵抗を
通して（＋）入力端子の基準電圧以下の電位を印加する
第１セツトスイツチ、ＳＷ４は（−）入力端子へ抵抗Ｒ
４とＲ８との並列抵抗を通して第１セツトスイツチＳＷ
３によって印加される電圧以下の電位を印加する第２セ
ツトスイツチである。

第２図は上記各スイッチＳＷ、〜ＳＷ４の操作によって
コンパレータ１２の（＋）入力端子と（−）入力端子に
印加される電圧レベルを示す図である。この電圧レベル
に基づいて先ずコンパレータ１２によるＲ−Ｓフリップ
フロップ回路の動作について説明する。コンパレータ１
２の電源投入時に、第１．第２リセットスイッチＳＷ、
、ＳＷ２および第１．第２セットスイッチＳＷ、、ＳＷ
４がＯＦＦ状態であると、（＋）入力端子には抵抗Ｒ，
，Ｒ２によって分圧された■ｃｃの分圧電圧Ｖａ、そし
て（−）入力端子には抵抗Ｒ３，Ｒ４によって分圧され
た■。、の分圧電圧■が印加される。各分圧電圧はＶａ
＞Ｖｅの関係で設定されているため、コンパレータ１２
内のオープンコレクトトランジスタはＯＦＦとなり、出
力電圧はフィードバック抵抗Ｒｈｏを通ってＶａで現れ
る。このコンパレータ１２の出力端子はＶａ以上を“′
１゛（“′Ｈ゛）規定するので、コンパレータ１２の出
力は′１゛となる。この状態がＲ−Ｓフリップフロップ
のセット状態である。このセット状態からいずれかのリ
セットスイッチＯＮの操作によってコンパレータ１２の
入力端子が〔（＋）入力端子電位〈（＝）入力端子電位
〕となった場合、コンパレーク１２のオープンコレクタ
トランジスタがＯＮＩ、、フィードバック抵抗Ｒ５゜が
トランジスタを介してグランドへ落ちる形となるため、
（＋）入力端子の電位を更に下げる。ここで、リセット
スイッチをＯＦＦにしても、（＋）入力端子の電位はｖ
ｂとなり、（−）入力端子電位Ｖｅ以下（Ｖｂ＞Ｖｅ）
に保持されているのでコンパレータ出力電圧は０゛（“
Ｌ゛）となり、リセット状態となる。

次に、第１リセットスイッチＳＷ、、第２リセットスイ
ッチＳＷ２．第１セツトスイツチＳＷ３゜第２セツトス
イツチＳＷ４に対してどのように優先順位を持たせるか
について説明する。尚、各スイッチ状態に対する（＋）
入力端子、（−）入力端子の電位およびフリップフロッ
プの状態を下記表Ｉに示す。

表■ ■　優先順位１位の第１リセツト信号 第１リセットスイッチＳＷ１がＯＮされると電源ＶＣＣ
はグランド電位Ｖｄとなりコンパレータ１２の（＋）入
力端子へ印加される。この状態で第１セツトスイツチＳ
Ｗ３又は第２セツトスイツチＳＷ４がＯＮされ、（−）
入力端子に電位が印加されても、各印加電圧はＶｄ以下
とはならず、よってフリップフロップは表■に示す如く
リセット状態となる。

■　優先順位２位の第１セツト信号 第１リセットスイッチＳＷ、がＯＦＦ状態で、第１セツ
トスイツチＳＷ３がＯＮされると、（−）入力端子側の
分圧抵抗Ｒ４に抵抗Ｒ７が並列接続され抵抗値が減るこ
とで、（−）入力端子に印加される電圧は（＋）入力端
子の電位（Ｖａまたはｖｂ）より低いＶｇとなる。この
状態で第２リセツトスイツチＳＷ２をＯＮにしても（＋
）入力端子電圧はＶｇより高いＶｃとなるため第２リセ
ツトスイツチに優先してセット状態となる。

■　優先順位３位の第２リセツト信号 第１リセツトスイツチＳＷ１および第１セツトスイツチ
ＳＷ３がＯＦＦの状態で、第２リセツトスイツチＳＷ２
がＯＮされると、（＋）入力端子の分圧抵抗Ｒ２に抵抗
Ｒ６が並列接続され抵抗値が減ることで、（＋）入力端
子に印加される電圧はＶｃとなり、（−）入力端子に印
加されている電位Ｖｅより低い値となるためリセット状
態となる。この状態で、第２リセツトスイツチＳＷ４を
ＯＮにして（−）入力端子はＶｃより高いＶｆとなるの
で第２リセツトスイツチが第２セツトスイツチに優先し
てリセット状態を保つ。

■　優先順位４位の第２セツト信号 第１リセットスイッチＳＷ、、第２リセットスイッチＳ
Ｗ２．第１セツトスイツチＳＷ３が叶Ｆの状態で、第２
セツトスイツチＳＷ４がＯＮされると（−）入力端子の
分配抵抗Ｒ４に抵抗Ｒ６（Ｒｅ　＞Ｒ，）が並列接続さ
れ抵抗値が減ることで（−）入力端子に印加される電位
はＶｆとなり、（＋）入力端子に印加されるＶａまたは
ｖｂ以下の値になるためセット状態となる。

上記抵抗Ｒ１〜Ｒ［ｌの抵抗値はコンパレータの各入力
端子に印加される電位の大小関係が、Ｖａ＞Ｖｅ＞Ｖｂ
＞Ｖｆ＞Ｖｃ＞Ｖｇ＞Ｖｈ＞Ｖｄとなるように選定され
ている。

尚、この発明は上記実施例に限定されることなく以下の
態様でも同様の効果を奏する。

（１）上記実施例では、電源投入時に自動セットとなる
フリップフロップについて説明したが、電源投入時に自
動リセットするフリップフロップであってもよい。

（２）優先順位を決定する抵抗の選び方によって、同一
回路構成であっても優先順位を自由に変更できるように
してもよい。

（３）　　コンパレータの各入力端子に、抵抗を介して
接続したスイッチを増加させることで多大力Ｒ−Ｓフリ
ップフロンプ回路を構成してもよい。

（４）　　セット、リセット信号の切り換えスイッチを
トランジスタ等のスイッチング素子を用いてもよい。

〔発明の効果〕

以上のように、この発明によればセット、リセット信号
の優先順位をアナログコンパレータの入力電圧により決
定するように構成したので、回路構成が簡単となり、低
コストとなる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による優先順位付きＲ−Ｓ
フリップフロップ回路の回路図、第２図はこの実施例に
係るコンパレータの入力端子の電位を示す図、第３図は
従来の優先順位伺きＲ−Ｓフリップフロップ回路の回路
図である。 １２・・・コンパレータ、１３・・・基準電圧回路、Ｒ
。 〜Ｒ８・・・電圧設定抵抗、ＳＷｌ・・・第１リセツト
スイツチ、ＳＷ２・・・第２リセットスイッチ、８ｗ３
・・・第１セツトスイツチ、ＳＷ４・・・第２セツトス
イツチ。 なお、図中同一符号は同−又は相当部分を示す。 代理人　　大暑　増雄　（はが　２名）■ＣＣ コンパレータ（＋）入力端子電圧 第２図 ■ＣＣ ＮＤ コンパレーク（−）入力端子電圧

Claims (1)

【特許請求の範囲】
1. 正電圧入力端子と負電圧入力端子とを有し、正電圧入力
   端子に印加される電位が負電圧入力端子に印加される電
   位よりも大きいとき所定電圧レベルの信号を出し、印加
   電位条件が上記の場合と逆のときには信号無出力である
   電圧コンパレータと、上記正電圧入力端子と負電圧入力
   端子のそれぞれに基準電圧を入力する基準電圧回路と、
   正電圧入力端子の電位を負電圧入力端子の電位に対して
   グランド電位に下げる第１リセット手段と、負電圧入力
   端子の電位を正電圧入力端子の印加電圧以下にする第１
   セット手段と、正電圧入力端子の電位を負電圧入力端子
   の印加電圧以下にする第２リセット手段と、負電圧入力
   端子の電位を前記第２リセット手段による正電圧入力端
   子の電位以下にする第２セット手段とを備えたことを特
   徴とする優先順位付きＲ−Ｓフリップフロップ回路。