JPH01181561A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01181561A JPH01181561A JP63003240A JP324088A JPH01181561A JP H01181561 A JPH01181561 A JP H01181561A JP 63003240 A JP63003240 A JP 63003240A JP 324088 A JP324088 A JP 324088A JP H01181561 A JPH01181561 A JP H01181561A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分ｆ）
本発明は、半導体Ｈｒｌｔの製造ｒＪ法、とく昏こシリ
コンヘテｃ１＠合バイポーラトランジスタの裂ａ方法に
関する。
コンヘテｃ１＠合バイポーラトランジスタの裂ａ方法に
関する。
（従来の技術）
シリコンバイポーラトランジスタをさらに飛躍的に高速
化するためには、従来用いてきたシリコンエミッタにか
わってシリコンよりバンドキャップの広い、いわゆるワ
イドギャップエミッ゛りのへテロ接合材料を用いること
が必要となる。
化するためには、従来用いてきたシリコンエミッタにか
わってシリコンよりバンドキャップの広い、いわゆるワ
イドギャップエミッ゛りのへテロ接合材料を用いること
が必要となる。
ワイドギャップエミッタを作製するにあたり。
酸素をシリコンに添加する事Ｃζよって作製する事が行
なわれる。例えば１通常のＣＶＤ暎、ｆｆｉを用いるＳ
Ｉ ＰＯＳ （ＳＳｅｍ１−１ｎｓｕｌａｔｉｎ ｐ
ｏｌｙｃｒｙｓｔａｌｌｉｎｅｓｉｌｉｃｏｎ）である
が、こｎ＋こより形成されたエミッタは結晶性が悪く抵
抗頃が高い、また、牟結晶化さまた列として＆ Ｓｌ高
真空蒸着（、Ｓｔ ＭＢｇ）を用いたＯＸＳ ＥＦ （
ＯＸ）’ｇｅｒ−Ｄｏｐｅｄ Ｓｉ Ｅｐｉｔａｘｉａ
ｌ Ｆｉｌｍａ）があるが、ＭＢＥｆｆｌ置は量産性が
低いという問題があり、ＭＢＥを用いる製法は現在の所
実用的ではない、また、これまでの報告列ではプロセス
上エミッタ抵抗に酸素添加シリコンを用いているため、
エミッタ抵抗を増大させてしまうという問題があった。
なわれる。例えば１通常のＣＶＤ暎、ｆｆｉを用いるＳ
Ｉ ＰＯＳ （ＳＳｅｍ１−１ｎｓｕｌａｔｉｎ ｐ
ｏｌｙｃｒｙｓｔａｌｌｉｎｅｓｉｌｉｃｏｎ）である
が、こｎ＋こより形成されたエミッタは結晶性が悪く抵
抗頃が高い、また、牟結晶化さまた列として＆ Ｓｌ高
真空蒸着（、Ｓｔ ＭＢｇ）を用いたＯＸＳ ＥＦ （
ＯＸ）’ｇｅｒ−Ｄｏｐｅｄ Ｓｉ Ｅｐｉｔａｘｉａ
ｌ Ｆｉｌｍａ）があるが、ＭＢＥｆｆｌ置は量産性が
低いという問題があり、ＭＢＥを用いる製法は現在の所
実用的ではない、また、これまでの報告列ではプロセス
上エミッタ抵抗に酸素添加シリコンを用いているため、
エミッタ抵抗を増大させてしまうという問題があった。
理想的には、ワイドギャップはエミッタとペース接合界
面付近で必要なのであり、エミッタ全体がワイドギャッ
プである必要はない。
面付近で必要なのであり、エミッタ全体がワイドギャッ
プである必要はない。
（発明が解決しようとする課題）
本発明は上記事情を考慮してなされたもので。
その目的とするところは、シリコンへテロ接合バイポー
ラトランジスタを形成するに際し、単結晶性の優れた酸
素添加シリコン単結晶層を簡便に形成し、少りエミッタ
抵抗を低減して素子性能を大幅に向上せしめることので
きる半導体装置の製造５法を提供することにある。
ラトランジスタを形成するに際し、単結晶性の優れた酸
素添加シリコン単結晶層を簡便に形成し、少りエミッタ
抵抗を低減して素子性能を大幅に向上せしめることので
きる半導体装置の製造５法を提供することにある。
（！ＩＩ＠を解決するための手段）
我々は、鋭意検討を重ねた結果、シリコン基板上にＬＰ
ＣＶＤ法を用いて酸素を１０％〜５０′４含む多結晶シ
リコンを堆積した後、前記多結晶シリコン膜にシリコン
イオンを打ち込み、前記シリコン基板表面及び多結晶シ
リコン膜を非晶質化した後、６５０℃〜７００℃で熱処
理したところ、前記いずれの範囲の酸素濃度でも前記非
晶質化シリコンが単結晶化している事を見い出した。
ＣＶＤ法を用いて酸素を１０％〜５０′４含む多結晶シ
リコンを堆積した後、前記多結晶シリコン膜にシリコン
イオンを打ち込み、前記シリコン基板表面及び多結晶シ
リコン膜を非晶質化した後、６５０℃〜７００℃で熱処
理したところ、前記いずれの範囲の酸素濃度でも前記非
晶質化シリコンが単結晶化している事を見い出した。
一方、多結晶シリコンＩｌｌに含まれる酸素濃度を堆積
過程において増減さすた。すなわち、１００Ａの堆積時
に最大５０俤の酸素濃度とし、さらに２００Ａ堆積した
後、酸素の供給を停止し、さらに多結晶シリコン模を６
０ＯＡ堆積させた麦、上記と同様にシリコンのイオン注
入、熱処理を行ったところ非晶質化されたシリコンは表
面まで革結晶化している事を見い出した。
過程において増減さすた。すなわち、１００Ａの堆積時
に最大５０俤の酸素濃度とし、さらに２００Ａ堆積した
後、酸素の供給を停止し、さらに多結晶シリコン模を６
０ＯＡ堆積させた麦、上記と同様にシリコンのイオン注
入、熱処理を行ったところ非晶質化されたシリコンは表
面まで革結晶化している事を見い出した。
以上の知見に基づいた本発明の概要を第１図を用いて説
明する。
明する。
すなわら、まず第１図ｔａ）に示すように第１導電型シ
リコン手結晶基板（１）の主面の所望部分に不純物をａ
／７０し、第２導環型碩域（２）を形成する。１５）
はシリコン酸化膜である。
リコン手結晶基板（１）の主面の所望部分に不純物をａ
／７０し、第２導環型碩域（２）を形成する。１５）
はシリコン酸化膜である。
ここで、前記不純物の添加方法はイオン注入でも不純物
をｉむガス雰囲気からの拡散でも、不純物を富む薄膜か
らの拡散でもよい。
をｉむガス雰囲気からの拡散でも、不純物を富む薄膜か
らの拡散でもよい。
次に、第１図１ｂ）ｆこ示すように少なくとも第２導Ｖ
ｔ型領域（２）の上に酸素及び第１導１型不純物添加シ
リコン膜（３）を形成し、続いて第１導市型不純物添加
シリコン膜４）を堆積する。
ｔ型領域（２）の上に酸素及び第１導１型不純物添加シ
リコン膜（３）を形成し、続いて第１導市型不純物添加
シリコン膜４）を堆積する。
続いて第１図＋ｃｌに示すようにシリコンイオン（Ｓｌ
”）をシリコン檻板表面迄到達するように注入し、シリ
コン模１３） 、 ＋４）及びシリコン基板表面を非晶
質化（３ａ）、（４ａ）させる。
”）をシリコン檻板表面迄到達するように注入し、シリ
コン模１３） 、 ＋４）及びシリコン基板表面を非晶
質化（３ａ）、（４ａ）させる。
さらに、第１図（ｄ）に示すように熱処理を行ない前記
非晶質化した領域を固相エピタキシャル成長により手詰
晶化した領域（３ｂ）、（４ｂ）として形成する。
非晶質化した領域を固相エピタキシャル成長により手詰
晶化した領域（３ｂ）、（４ｂ）として形成する。
（作用）
上記工程によりシリコンへテロ接片バイポーラトランジ
スタを作製すれば、簡便に単結晶性の優れたエミッター
ペースへテロ接合を得る事ができ。
スタを作製すれば、簡便に単結晶性の優れたエミッター
ペースへテロ接合を得る事ができ。
しかもエミッタ抵抗を低くする事が可能となる為素子性
を大幅に向上させる事が可能となる。
を大幅に向上させる事が可能となる。
（実施列）
以下２本発明による実施列を図面を参照して詳細に説明
する。第２図は、その製造工程断面図である。
する。第２図は、その製造工程断面図である。
まず、第２図１ａ）に示すようにｐを添り口したｎ型シ
リコン基板１６１ Ｏ表面にシリコン酸化膜を図に示す
ように（力の領域で厚さ５ｏｏＸ、（７ａ）の領域でマ
スク＋８） ｉ用いてＢ（ボロン）等の不純物イオンを
棚連電圧２０ ｋＶ、打ち込み量３ Ｘ １（）”ｃｍ
−雪で打ち込み、ｐ型半導体領域（外部ベース）（９）
を形成した。
リコン基板１６１ Ｏ表面にシリコン酸化膜を図に示す
ように（力の領域で厚さ５ｏｏＸ、（７ａ）の領域でマ
スク＋８） ｉ用いてＢ（ボロン）等の不純物イオンを
棚連電圧２０ ｋＶ、打ち込み量３ Ｘ １（）”ｃｍ
−雪で打ち込み、ｐ型半導体領域（外部ベース）（９）
を形成した。
次いで、第２図（ｂ）に示すようＧこレジストマスク（
８）を除去したｆｆｌ、 Ｂイオンを全面にｖ口達電圧
１５ｋＶ、打ち込み量Ｉ Ｘ １０”ｃｍ−鵞で打ち造
本ｐを手導体須域（ベース） （１０）を形成した。
８）を除去したｆｆｌ、 Ｂイオンを全面にｖ口達電圧
１５ｋＶ、打ち込み量Ｉ Ｘ １０”ｃｍ−鵞で打ち造
本ｐを手導体須域（ベース） （１０）を形成した。
ここで、ボロンイオンの打ち込みの深さは第１図（ａ）
でのボロンの打ち込み深さよりも浅くてよい。
でのボロンの打ち込み深さよりも浅くてよい。
更に嬉２図（ｃｌに示すよりにレジストマスクを用いた
弗酸処理等多こよりシリコン酸化＠１ηに幅１．５μｍ
の開孔部（１１）を形成した。
弗酸処理等多こよりシリコン酸化＠１ηに幅１．５μｍ
の開孔部（１１）を形成した。
続いて、第２図（ｄ）に示すようｆ（Ａｓ（砒素）を２
．０ Ｘ １０！Ｏｃｍ−”、 Ｏ（酸素）を１．０
Ｘ １０ ”ｃｍ−”添ｊＪＤした多結晶シリコンｇ
（１２）をＬＰＣＶＤ法により１００Ａ堆積させた後、
さらにＡｓを１×１０冨■ｃｍ−” 添加した多結晶
シリコン「漢（」３）をＬＰＣＶＤ法（こより７０ＯＡ
堆積させた。
．０ Ｘ １０！Ｏｃｍ−”、 Ｏ（酸素）を１．０
Ｘ １０ ”ｃｍ−”添ｊＪＤした多結晶シリコンｇ
（１２）をＬＰＣＶＤ法により１００Ａ堆積させた後、
さらにＡｓを１×１０冨■ｃｍ−” 添加した多結晶
シリコン「漢（」３）をＬＰＣＶＤ法（こより７０ＯＡ
堆積させた。
その浸、第２図（ｅ）＃こ示すようにシリコンイオン（
Ｓｔ ）ヲｔｔｏｉ電ＥＥ４０ｋＶ 、 打チ込＊ｉ
ｌ ｌＸ１５ｇ１ｃｍ″″１ で打ち込む事により、前
記多結晶シリコン模（１２） 、 （１３）と１孔部（
１１）のシリコン基板（６）表面を非晶質化（１４）
（１４ａ）させた。
Ｓｔ ）ヲｔｔｏｉ電ＥＥ４０ｋＶ 、 打チ込＊ｉ
ｌ ｌＸ１５ｇ１ｃｍ″″１ で打ち込む事により、前
記多結晶シリコン模（１２） 、 （１３）と１孔部（
１１）のシリコン基板（６）表面を非晶質化（１４）
（１４ａ）させた。
しかる後、第２図げ）に示すように１列えば１１５０℃
、１５秒Ｄランプ熱処理を行ない、固相エピタキシャル
成長により前記開口部（１１）上の非晶質化された多結
晶シリコン膜を単結晶シリコン１漠（１５）として形成
した。
、１５秒Ｄランプ熱処理を行ない、固相エピタキシャル
成長により前記開口部（１１）上の非晶質化された多結
晶シリコン膜を単結晶シリコン１漠（１５）として形成
した。
ここで、酸化膜（７１、（７ａ）上のシリコン層（１６
）は多結晶になった。
）は多結晶になった。
さらに、第２図智）に示すようにレジストマスクを用い
た反応性イオンエツチング等により単結晶シリコン層（
１５）を残してシリコン層（１６）を除去した。この単
結晶シリコン層（１５）がエミッタ領域となる。さらに
また第２図色）に示すようにシリコン酸化膜（１７）を
ＣＶＤ法により３０００Ａ堆積したのち、レジストマス
クを用いた反応性イオンエツチング等により開孔部（１
Ｂ） 、 （１９）を設けた後、電極用アルミニウム層
（２０）、（２１）を形成した。
た反応性イオンエツチング等により単結晶シリコン層（
１５）を残してシリコン層（１６）を除去した。この単
結晶シリコン層（１５）がエミッタ領域となる。さらに
また第２図色）に示すようにシリコン酸化膜（１７）を
ＣＶＤ法により３０００Ａ堆積したのち、レジストマス
クを用いた反応性イオンエツチング等により開孔部（１
Ｂ） 、 （１９）を設けた後、電極用アルミニウム層
（２０）、（２１）を形成した。
上記工程により形成されたＮＰＮ トランジスタの直流
増幅率−，は４００であり、多結晶シリコン（ｔ２）の
堆積時において、０（酸素）をａ ７３０しないで作製
したＮＰＮ）ランジスタの環流増幅率が８０であるのＣ
ζ比べて大きく改善された。
増幅率−，は４００であり、多結晶シリコン（ｔ２）の
堆積時において、０（酸素）をａ ７３０しないで作製
したＮＰＮ）ランジスタの環流増幅率が８０であるのＣ
ζ比べて大きく改善された。
次に多結晶シリコン層（１２）（２００Δ）の酸素６ｆ
ｋｅＪＬをシリコン基板表面から１００Ａの位置で５０
易としてその上下では［機内に１０％まで減少させた以
外は上記工程と同様の方法によってＮＰＮ）ランジスタ
を作製した。上記工程により単結晶化Ｃたシリコン層の
単結晶性は、前記した＠１の実施例に比べて改善されて
いる事がラザーフォード後方散乱測定蛋こよって明らか
Ｃどなった。すなわち、この発＃！Ａｌこおいて貸票密
度は１０幅〜５０憾に設定するのがよい。
ｋｅＪＬをシリコン基板表面から１００Ａの位置で５０
易としてその上下では［機内に１０％まで減少させた以
外は上記工程と同様の方法によってＮＰＮ）ランジスタ
を作製した。上記工程により単結晶化Ｃたシリコン層の
単結晶性は、前記した＠１の実施例に比べて改善されて
いる事がラザーフォード後方散乱測定蛋こよって明らか
Ｃどなった。すなわち、この発＃！Ａｌこおいて貸票密
度は１０幅〜５０憾に設定するのがよい。
また、この場合結晶欠陥の減少により電流ｌ！１＠率ｈ
Ｆ）ｉ、は、６００に改善された。
Ｆ）ｉ、は、６００に改善された。
なお１本発明は上述した実寓例方法に限定されるもので
はない。例えば、エミッタ領域の不純物としてＡｓ（砒
素）、コレクタ領域の不純物としてＰ （Ｉ）ン）を用
いたが、それぞれの領域の不、袖物がＡｓ、Ｐいずれで
あってもその効果が得られることは明らかである。また
、固相エピタキシャル成長させる際の熱処理方法として
不純物拡散の少ないランプクロ熱性を用いたが１通常の
横型炉でもよく、そのｄ度・時間第こ・ついても不馴物
拡散が所望の範囲内でおさえられる限り、固相エピタキ
シャル成長及び不純物の活性化がなされる条件でよい。
はない。例えば、エミッタ領域の不純物としてＡｓ（砒
素）、コレクタ領域の不純物としてＰ （Ｉ）ン）を用
いたが、それぞれの領域の不、袖物がＡｓ、Ｐいずれで
あってもその効果が得られることは明らかである。また
、固相エピタキシャル成長させる際の熱処理方法として
不純物拡散の少ないランプクロ熱性を用いたが１通常の
横型炉でもよく、そのｄ度・時間第こ・ついても不馴物
拡散が所望の範囲内でおさえられる限り、固相エピタキ
シャル成長及び不純物の活性化がなされる条件でよい。
その他１本光明はその要旨を逸脱しない範囲で、櫨々変
形して実施する事ができる。
形して実施する事ができる。
以上詳述したよう１（、本発明によればバンドギャップ
がＳｔよりも拡い酸素添加シリコン単結晶層をエミッタ
ペース界面に容易に形成する事ができ＆ ｈＦ’Ｅの高
いシリコンへテロ接合バイポーラトランジスタを形成す
ることが可能となった。
がＳｔよりも拡い酸素添加シリコン単結晶層をエミッタ
ペース界面に容易に形成する事ができ＆ ｈＦ’Ｅの高
いシリコンへテロ接合バイポーラトランジスタを形成す
ることが可能となった。
第１１は本発明方法の概要を説明するための工程断Ｉｊ
ｒＩ図、第２図は本発明による一実施例を説明するため
の工程断面図である。 １・・・第１導電型シリコン基板、２川第２導成を手詰
、ｌｉｌ領域、３・・・第１導電型不純物及び酸素添７
１１１多結晶シリコン、４・・・第１導電梨多結晶シリ
コン。 ５・・・シリコン酸化膜、６・・・＠１導電型シリコン
基板、７ｅ７ａ・・・シリコン酸化膜、８・・・レジス
トマスク、９・・・外部ベースｅｌｉｉ＊、１’ｏ・・
・内部ヘース領域、１１・・・開孔部、１２・・・＠１
４ｉ１Ｃ型不純物及びｔｖｉ素添加多結晶シリコン模、
１３・・・第１導電型不純物添加多結晶シリコン模、１
４・・・非晶質化された第１等電駿不純物添すロシリコ
ン膜、１４ａ・・・非晶質化された＠１導′ＩＣ型不純
物及び酸素添加多結晶シリコン膜、１５・・・固相エピ
タキシャル成長したｖｌＬ結晶シリコン領域、１６・・
・多結晶化したシリコン領域、１７・・・シリコン酸化
膜、１８．１９・・・開孔部、２０・・・エミッタ電極
、２１・・・ベース電極。 代理人 弁理士 則 近 憲 佑 同 孤 山 光 之第１図 Φ 呻−一ノ
−ノ
Ｏ′１＝
ｒＩ図、第２図は本発明による一実施例を説明するため
の工程断面図である。 １・・・第１導電型シリコン基板、２川第２導成を手詰
、ｌｉｌ領域、３・・・第１導電型不純物及び酸素添７
１１１多結晶シリコン、４・・・第１導電梨多結晶シリ
コン。 ５・・・シリコン酸化膜、６・・・＠１導電型シリコン
基板、７ｅ７ａ・・・シリコン酸化膜、８・・・レジス
トマスク、９・・・外部ベースｅｌｉｉ＊、１’ｏ・・
・内部ヘース領域、１１・・・開孔部、１２・・・＠１
４ｉ１Ｃ型不純物及びｔｖｉ素添加多結晶シリコン模、
１３・・・第１導電型不純物添加多結晶シリコン模、１
４・・・非晶質化された第１等電駿不純物添すロシリコ
ン膜、１４ａ・・・非晶質化された＠１導′ＩＣ型不純
物及び酸素添加多結晶シリコン膜、１５・・・固相エピ
タキシャル成長したｖｌＬ結晶シリコン領域、１６・・
・多結晶化したシリコン領域、１７・・・シリコン酸化
膜、１８．１９・・・開孔部、２０・・・エミッタ電極
、２１・・・ベース電極。 代理人 弁理士 則 近 憲 佑 同 孤 山 光 之第１図 Φ 呻−一ノ
−ノ
Ｏ′１＝
Claims (2)
- （１）第１導電型シリコン基板の主面の一部に不純物を
添加して第２導電型領域を形成する工程と、少なくとも
前記第２導電型領域上に薄い酸素及び第１導電型不純物
添加シリコン膜を形成する工程と、前記酸素及び第１導
電型不純物添加シリコン膜上に第１導電型シリコン模を
形成する工程と、シリコンイオンを前記基板の主面上か
ら、少なくとも上記酸素添加シリコン膜に到達するよう
に注入する工程と、その後熱処理によって前記シリコン
酸化膜と上記第１導電型シリコン膜を単結晶化する工程
を含むことを特徴とする半導体装置の製造方法。 - （２）前記酸素及び第１導電型不純物添加シリコン膜の
酸素濃度は、膜内で５０％以下である１つの所望の最大
値を有し、上下両方向に向かって減少せしめるように形
成したものであることを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003240A JPH01181561A (ja) | 1988-01-12 | 1988-01-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003240A JPH01181561A (ja) | 1988-01-12 | 1988-01-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181561A true JPH01181561A (ja) | 1989-07-19 |
Family
ID=11551932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63003240A Pending JPH01181561A (ja) | 1988-01-12 | 1988-01-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296388A (en) * | 1990-07-13 | 1994-03-22 | Matsushita Electric Industrial Co., Ltd. | Fabrication method for semiconductor devices |
-
1988
- 1988-01-12 JP JP63003240A patent/JPH01181561A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296388A (en) * | 1990-07-13 | 1994-03-22 | Matsushita Electric Industrial Co., Ltd. | Fabrication method for semiconductor devices |
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