JPH01189157A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、トレンチ構造を有するＭＯ３形ダイナミック
方式等の半導体記憶装置の製造方法、特にその電荷蓄積
用キャパシタとトランジスタとの接続方法に関するもの
である。

（従来の技術） 従来、このような分野の技術としては、ＩＥＤＭ８５　
（ＩＥＥＥ）、（１９８５）（米）Ｐ、７１０−７１３
に記載されるものがあった。

以下、その構成を図を用いて説明する。

第２図（ａ）〜（ｆ＞は従来のＭＯ３形ダイナミック半
導体記憶装置における製造方法の一例を示す製造工程図
である。この製造方法は、例えば第１〜第６エ程で構成
されている。

（１）第２図（ａ）の第１工程 先ず、ボロン（Ｂ）が５Ｅ１８〜ｌＦ２０ｃｍ−３程度
の濃度に拡散されたビ形の下地基板１上に、Ｂ濃度が１
Ｅ１５〜１２１７ｃｍ−３程度のＰ形のエピタキシャル
成長層２を有する半導体基板を用意する。そしてエピタ
キシャル成長層２上に、酸化膜３−１とＰ　膨拡散層３
−２から成る素子分離領域を形成する。

次いで、例えば深さ４〜５μｍ程度のトレンチ（溝）４
をエツチングにより形成した後、トレンチ４内を含む半
導体基板上に誘電体層５及びＮ形のポリシリコンロを順
次堆積させる。ポリシリコンロにはヒ素（ＡＳ＞または
リン（Ｐ）か拡散されている。

（２）第２図（ｂ）の第２工程 次に、トレンチ４内の誘電体層５及びポリシリコンロを
残し、他を除去する。トレンチ４内のポリシリコンロは
蓄積電極７となり、前記誘電体層５と共に電荷蓄積用の
キャパシタを構成する。

その後、半導体基板上に厚さ１０００〜４０００人程度
の酸化膜８を形成し、その上に酸化膜８をパターニング
するためのレジストパターン９−１を形成する。

（３）第２図（Ｃ）の第３工程 前記レジストパターン９−１をマスクとしてエツチング
を施し、トレンチ４の上端部付近の酸化膜８に開口を形
成する。次いで、開口を含む酸化膜８上にＡｓまたはＰ
の不純物が拡酢されたＮ形ポリシリコンから成る導電体
＠１０を形成する。

導電体層１０は前記開口において蓄積電極７及びエピタ
キシャル成長層２に接触し、その接触部においてセルコ
ンタクト１１を形成する。このとき、導電体層１０に接
触するエピタキシャル成長層２には導電体層１０からの
不純物が拡散し、Ｎ形の拡散層１２−１が形成される。

（４）第２図（ｄ）の第４工程 前記導電体層１０及び酸化膜８にパターニングを施し、
不要な導電体層１０及び酸化膜８を除去する。

次に、エピタキシャル成長層２及び導電体層１０上に、
それぞれゲート絶縁膜１３及び層間絶縁用の酸化膜１４
を熱処理により形成する。その際、この熱処理によって
蓄積電極７のポリシリコン内の不純物が拡散層１２−１
側へ拡散するため、拡散層１２−１はその領域が拡大さ
れたＮ形の拡散層１２−２となる。

次いで、Ｎ形のポリシリコン１５の堆積を行ない、さら
にポリシリコン１５上にそのパターニング用のレジスト
パターン９−２を形成する。

（５）第２図（ｅ）の第５工程 レジストパターン９−２をマスクとしてポリシリコン１
５及びゲート絶縁膜１３にエツチングを施す。次いで、
残されたポリシリコン１５をマスクとして、ゲート絶縁
膜１３の除去された箇所のエピタキシセル成長層２にイ
オン注入法によりＡＳを拡散させ、Ｎ形の拡散層１６を
形成する。

ここに、ゲート絶縁膜１３上のポリシリコン１５はゲー
ト電極」７となり、ゲート絶縁膜１３及び拡散層１６と
共にＭＯ３形トランジスタを構成する。

その後、Ｂ及びＰを含む酸化ＩＪ１１８を堆積し、その
上にレジストパターン９−３を形成する。

（６〉第２図（ｆ）の第６エ程 酸化膜１８にエツチングを施して開口を形成し、この開
口からＡＳまたはＰをイオン注入してＮ形の拡散層１９
を形成する。続いて、アルミニウム（Ａ、Ｑ　）合金等
の配線層２０を堆積し、これにパターニングを施す。配
線層２０は前記開口において拡散層１９に接続されてい
る。その後、図示しない保護膜等を形成し、半導体記憶
装置が完成する。

以上のようにして製造された半導体記憶装置において、
前記ＭＯ３形トランジスタをオン、オフさせることによ
り電荷転送が制御され、キャパシタに対するデータの書
き込み及び読み出しか行なわれる。

（発明が解決しようとする問題点） しかしながら、上記構成の半導体記憶装置の製造方法に
おいては、熱処理の際に蓄積電極７内の不純物の拡散に
より領域の拡大された拡散層１２−２が形成されるため
、次のような問題点が必った。

即ち、第２図（ｆ）に示すように拡散層１２−２の深さ
Ｄが深くなり易く、例えば蓄積電極７のポリシリコン内
不純物にＰを用いた場合において約１μｍ、Ａｓを用い
た場合において約０．４μｍ程度の深さとなる。これは
、拡散層１６の深さ０．２〜０．２５μｍに対しかなり
深く、隣接するキャパシタとトランジスタとの素子分離
特性が悪くなる。

また、熱処理により下地基板１からＢが拡散し、エピタ
キシャル成長＠２が薄くなるため、拡大された拡散層１
２−２が下地基板１に接することによる接合耐圧の劣化
を生じるおそれもおる。

本発明は、前記従来技術がもっていた問題点として、素
子分離特性の低下を招く点、接合耐圧の劣化を生じるお
それがある点について解決した半導体記憶装置の製造方
法を提供するものである。

（問題点を解決するだめの手段） 本発明は、前記問題点を解決するために、半導体基板に
トレンチ構造の電荷蓄積用キャパシタとそのキャパシタ
に対する電荷転送を制御するトランジスタとを形成する
半導体記憶装置の製造方法において、前記キャパシタを
誘電体層と蓄積電極で形成した後、前記半導体基板に拡
散層を有する前記トランジスタを形成する工程と、前記
キャパシタ及び前記トランジスタを形成後、前記蓄＃ｉ
電極と前記拡散層とを電気的に接続する工程とを、順次
施すようにしたものである。

（作　用） 本発明によれば、以上のように半導体記憶装置の製造方
法を構成したので、キャパシタ形成後にトランジスタを
形成し、その後に蓄積電極と拡散層とを電気的に接続す
る製造工程は、前記蓄積電極と拡散層を接続する導電体
層の形成後における熱処理工程を極力減らし、特に蓄積
電極に対する熱影響を小ざくする働きをする。

この劃１きにより、蓄積電極内に含まれる不純物の拡散
層への拡散が防止され、拡散層の領域拡大が阻止される
。したがって、前記問題点を除去することができる。

（実施例） 第１図（ａ）〜（ｉ）は本発明の実施例を示す半導体記
・巨装置、例えばＭＯ３形ダイナミック半導体記憶装置
の製造工程図でおる。この製造工程は、説明の便宜上第
１〜第９工程で構成されている。以下、図面にしたかっ
てその製造方法を説明する。

（ｉ）第１図（ａ）の第１工程 先ず、Ｂが　高濃度（例えば５Ｅ１８〜１２２０ｃｍ’
）に拡散されたＰ　形の下地基板２１上に、Ｂが低濃度
（例えば１Ｆ１５〜Ｉ　Ｅ　１７ｃｍ−３＞　ニ拡散さ
れた厚さ１．５〜２μｍ程度のＰ形のエピタキシャル成
長層２２を有するシリコン（Ｓ　ｉ　）等の半導体基板
を用意する。

この半導体基板上に、選択酸化法（ＬＯＣＯ３法）等に
より厚さ４０００〜７０００人程度の酸化膜２３とン形
拡散層２４から成る素子分離領域を形成する。

（ｉｉ）第１図（ｂ）の第２工程 次に、半導体基板上に減圧気相成長法（ＬＰＣＶＤ法）
等により厚さ３００〜１０００人程度の窒化膜２５を形
成した俊、その上に常圧気相成長法（ＡＰＣＶＤ法）等
により厚さ５０００〜１００００人程度の酸化膜２６を
堆積する。次いで、窒化膜２５及び酸化膜２６をパター
ニングし、これらをマスクとして例えば深さ４〜７μｍ
程度のトレンチ２７を反応性イオンエツチング法（ＲＩ
Ｅ法）等により形成する。

（ｉｉｉ　）第１図（Ｃ）の第３工程 前記窒化膜２５及び酸化膜２６を除去し、トレンチ２７
の内面を含む半導体基板上に、例えばＳ　１０２　、　
Ｓ　！３　Ｎ４　、　Ｓ　！０２等の多層膜から成る誘
電体層２８を形成する。その後、ＡＳまたはＰ等の不純
物が拡散された導電体であるＮ形のポリシリコン２９を
ＬＰＣＶＤ法等により厚さ１５０００〜２００００人程
度の堆積する。このとき、ポリシリコン２９はトレンチ
２７内に充填される。

（ｉｖ）第１図（ｄ）の第４工程 トレンチ２７内に誘電体層２８及びポリシリコン２９を
残し、他の誘電体層２８及びポリシリコン２９を除去す
る。次いで、ＡＰＣＶＤ法等により酸化膜３０を厚さ５
００〜１０００人程度に堆積した後、これにパターニン
グを施すためのレジストパターン３１−１を形成する。

トレンチ２７内に残されたポリシリコン２つは蓄積電極
３２として用いられ、この蓄積電極３２と誘導体層２８
によって電荷蓄積用のキャパシタが構成される。

ここまでの工程は、酸化膜３０の厚さ等を除き従来の製
造工程とほぼ同様である。但し、レジストパターン３１
−１は従来と異なり、次工程以降に続いて形成されるト
ランジスタの領域を露出させ、キャパシタ直上を覆うパ
ターン形状とする。

（Ｖ）第１図（ｅ）の第５工程 レジストパターン３１−１をマスクとして酸イヒ膜３０
にエツチングを施し、酸化膜３０か除去された箇所にゲ
ート絶縁膜３３を熱処理により成長さける。その後、ゲ
ート電極となるべきＮ形のポリシリコン３４をＬＰＣＶ
Ｄ法等によって堆積し、さらにその上にレジストパター
ン３１−２を形成する。

（ｖｉ）第１図（ｆ＞の第６エ程 レジストパターン３１−２をマスクとしてエツチングを
施し、ポリシリコン３４及びゲート絶縁膜３３の不要な
箇所を除去する。次いで、ゲート絶縁膜３３が除去され
た箇所のエピタキシャル成長層２２にイオン注入法によ
りＡＳを導入し、Ｎ形の拡散面３５を形成する。この拡
散層３５及び残されたゲート絶縁膜３３とその上のポリ
シリコン３４によってＭＯ３形トランジスタが形成され
る。ゲート絶縁膜３３上のポリシリコン３４は、ＭＯ３
形トランジスタのゲート電極３６となる。

その後、ＡＰＣＶＤ法等によりＢ及びＰを含む酸化膜３
７を形成し、さらにその上に次工程で形成されるセルコ
ンタクト用の開口を有するレジストパターン３１−３を
形成する。

（ｖｉｉ）第１図（ＣＸ）の第７エ程 レジストパターン３１−３をマスクとして酸化膜３７に
エツチングを施し、トレンチ２７の上端部付近に達する
開口３８を形成する。この開口３８により、蓄積電極３
２及び拡散層３５の一部が露出する。

次に、開口３８を含む酸化膜３７上にＬ　Ｐ　ＣＶＤ法
等によってＡｓまたはＰ等の不純物か拡散されたへ形ポ
リシリコンを堆積し、導電体層３９を形成する。このと
き、開口３８内に堆積した導電体層３９は、蓄積電極３
２及び拡散層３５に接触し、双方を電気的に接続するセ
ルコンタクト４０を形成する。導電体層３９形成に際し
、開口３８で接するエピタキシャル成長層２２には導電
体層３９からの不純物の拡散かあるが、その箇所には既
に拡散層３５か形成されており、拡散＠３５の領域を広
げるには至らない。また、蓄積電極３２からの不純物拡
散の影響を受けることもない。

導電体層３９の形成後、開口３８に形成された導電体層
３９上にレジストパターン３１−４を形成する。

（ｖ　ｉｉｉ　）第１図（ｈ）の第８工程レジストパタ
ーン３１−４をマスクとして導電体層３９をエツチング
し、導電体層３９の不要箇所を除去する。次いで、残さ
れた導電体層３９を含む酸化膜３７上に、同様の酸化膜
４１をＡＰＣＶＤ法等により堆積した後、熱処理を施し
て酸化膜４１の平坦化を行なう。その後、次工程におけ
るコンタクト形成用のレジストパターン３１−５を形成
する。

（ｉｘ）第１図（ｉ＞の第９工程 酸化１１４３７．４１にエツチングを施して開口４２を
形成し、この間口４２からＡＳまたはＰ等のイオン注入
を行なってＮ形の拡散層４３を形成する。続いて、ＡＪ
）合金等の配線層４４を堆積し、これに必要なパターニ
ングをｔＳす。配線層４４は開口４２のコンタクト４５
において拡散層４３に接続されている。その後、図示し
ない保護膜を形成し、半導体記憶装置か完成する。

以上のように本実施例の製造方法においては、キャパシ
タ及びＭＯ３形トランジスタを形成した１々に、蓄積電
極３２と拡散層３５を導電体層３９によって電気的に接
続づるようにしたので、接続後の熱処理工程を極力少な
くすることができる。

したがって、熱処理工程における蓄積電極３２からの不
純物拡散による拡散層３５の領域拡大を防止することが
可能となり、第１図（ｉ）における拡散層３５の深さＨ
を極力浅く抑えることができる。

例えば、蓄積電極３２を形成するポリシリコン２９の不
純物をＡｓとした場合、深さＨ０．２５μｍ程度に浅く
することができる。これにより、従来問題とされたキャ
パシタとトランジスタにおける素子分離特性の低下や、
下地基板２１に対する接合耐圧の劣化を確実に防止する
ことが可能となる。

なお、本発明は図示の実施例に限定されず、各製造工程
における条件を変更したり、半導体記憶装置の構造を変
える等、種々の変形が可能でおる。

例えば、トレンチ２７を段差部を有するトレンチ構造と
したり、半導体基板にＰウェルを形成した半導体記憶装
置とすることもできる。また、ＭＯ３形ダイナミック半
導体記憶装置のみならず、仙のトランジスタ構造を有す
る半導体記憶装置に対しても本発明を適用することがで
きる。

（発明の効果） 以上詳細に説明したように本発明によれば、キャパシタ
及びトランジスタを形成した後に、蓄積電極と拡散層を
電気的に接続するようにしたので、熱処理工程の影響を
極力抑え、前記拡散層の領域拡大を防止することができ
る。

したがって、キャパシタとトランジスタにおける素子分
離特性の低下や、下地基板に対する拡散層の接合耐圧の
劣化が確実に防止され、信頼性の高い半導体記憶装置の
製造が容易に可能になるという効果がおる。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明の実施例を示す半導体記
憶装置の製造工程図、及び第２図（ａ）〜（ｆ）は従来
の製造方法を示す製造工程図である。 ２７・・・・・・トレンチ、２８・・・・・・誘電体層
、３２・・・・・・蓄積電極、３３・・・・・・ゲート
絶縁膜、３５・・・・・・拡散層、３６・・・・・・ゲ
ート電極、３９・・・・・・導電体層、４０・・・・・
・セルコンタクト。 出願人代理人　　柿　　本　　恭　　成葉１図 第１図。 本発明の製造工程図 第１図 従来の製造工程図 第２図

Claims (1)

1. 【特許請求の範囲】 　半導体基板にトレンチ構造の電荷蓄積用キャパシタと
   そのキャパシタに対する電荷転送を制御するトランジス
   タとを形成する半導体記憶装置の製造方法において、 前記キャパシタを誘電体層と蓄積電極で形成した後、前
   記半導体基板に拡散層を有する前記トランジスタを形成
   する工程と、 前記キャパシタ及び前記トランジスタを形成後、前記蓄
   積電極と前記拡散層とを電気的に接続する工程とを、 有することを特徴とする半導体記憶装置の製造方法。