JPH01194361A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01194361A JPH01194361A JP1942188A JP1942188A JPH01194361A JP H01194361 A JPH01194361 A JP H01194361A JP 1942188 A JP1942188 A JP 1942188A JP 1942188 A JP1942188 A JP 1942188A JP H01194361 A JPH01194361 A JP H01194361A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＭＯＳトラ
ンジスタを有する半導体装置の製造方法に関する。
ンジスタを有する半導体装置の製造方法に関する。
微細ＭｏＳトランジスタの構造としＬ Ｄ Ｄ （ｌｉ
ｇｌ−，４−Ｉｙ ｄｏｐｅｄ ｄｒａｉｎ）構造ある
いはＤ Ｄ Ｄ （ｄｏｕｂｌｅｄｉｆｆｕｓｅｄ ｄ
ｒａｉｎ）構造が知られている。
ｇｌ−，４−Ｉｙ ｄｏｐｅｄ ｄｒａｉｎ）構造ある
いはＤ Ｄ Ｄ （ｄｏｕｂｌｅｄｉｆｆｕｓｅｄ ｄ
ｒａｉｎ）構造が知られている。
第３図（ａ）〜（ｄ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第３図（ａ）に示すように、Ｐ型シリコン基板１の上に
設けた酸化硅素膜２の上に多結晶シリコン層３を堆積す
る０次に、多結晶シリコン層３の上にゲート電極形成用
パターンを有するホトレジスト膜４を形成し、ホトレジ
スト膜４をマスクとして多結晶シリコン層３をエツチン
グして除去し、ゲート電極を形成する。
設けた酸化硅素膜２の上に多結晶シリコン層３を堆積す
る０次に、多結晶シリコン層３の上にゲート電極形成用
パターンを有するホトレジスト膜４を形成し、ホトレジ
スト膜４をマスクとして多結晶シリコン層３をエツチン
グして除去し、ゲート電極を形成する。
次に、第３図（ｂ）に示すように、ホトレジスト膜４を
マスクとして燐イオン７を低濃度にイオン注入し、Ｐ型
シリコン基板１の表面にＮ−型領域８を形成する 次に、第３図（ｃ）に示すように、ホトレジスト膜４を
除去し、酸化硅素膜を堆積し、異方性エツチングにより
多結晶シリコン層３の側面に側壁部９を形成する。
マスクとして燐イオン７を低濃度にイオン注入し、Ｐ型
シリコン基板１の表面にＮ−型領域８を形成する 次に、第３図（ｃ）に示すように、ホトレジスト膜４を
除去し、酸化硅素膜を堆積し、異方性エツチングにより
多結晶シリコン層３の側面に側壁部９を形成する。
次に、第３図（ｄ）に示すように、多結晶シリコン層３
及び側壁部９をマスクとして砒素イオン５を高濃度にイ
オン注入し、Ｎ＋型領領域６形成する。
及び側壁部９をマスクとして砒素イオン５を高濃度にイ
オン注入し、Ｎ＋型領領域６形成する。
上述した従来の半導体装置の製造方法は、ソース及びド
レイン領域の形成工程における不純物の高濃度領域形成
にさきたち、不純物注入のマスクとしてゲート電極の側
面に側壁部を形成せねばならず、工程が煩雑になるとい
う欠点がある。
レイン領域の形成工程における不純物の高濃度領域形成
にさきたち、不純物注入のマスクとしてゲート電極の側
面に側壁部を形成せねばならず、工程が煩雑になるとい
う欠点がある。
本発明の半導体装置の製造方法は、−導電型半導体基板
上に設けた絶縁膜上に電極材料層を堆積する工程と、前
記電極材料層の上にホトレジスト膜を塗布してパターニ
ングする工程と、前記ホトレジスト膜をマスクとして前
記電極材料層の底部に裾部を有する形状にエツチングす
る工程と、前記ホトレジスト膜及び前記電極材料層をマ
スクとして不純物をイオン注入し前記半導体基板に第１
の逆導電型領域を形成する工程と、前記ホトレジスト膜
をマスクとして再度エツチングし前記裾部を除去する工
程と、前記ホトレジスト膜をマスクとして不純物をイオ
ン注入し前記第１の逆導電型領域と接続する第２の逆導
電型領域を形成する工程とを含んで構成される。
上に設けた絶縁膜上に電極材料層を堆積する工程と、前
記電極材料層の上にホトレジスト膜を塗布してパターニ
ングする工程と、前記ホトレジスト膜をマスクとして前
記電極材料層の底部に裾部を有する形状にエツチングす
る工程と、前記ホトレジスト膜及び前記電極材料層をマ
スクとして不純物をイオン注入し前記半導体基板に第１
の逆導電型領域を形成する工程と、前記ホトレジスト膜
をマスクとして再度エツチングし前記裾部を除去する工
程と、前記ホトレジスト膜をマスクとして不純物をイオ
ン注入し前記第１の逆導電型領域と接続する第２の逆導
電型領域を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の上に５０ｎｍの厚さの酸化硅素膜２を熱酸化法により
形成する０次に、酸化硅素膜２の上に電極材料層として
５００ｎｍの厚さの多結晶シリコン層３を気相成長し、
不純物として燐を拡散する０次に、多結晶シリコン層３
の上にホトレジスト膜４を塗布してゲート電極のパター
ンを形成する。
の上に５０ｎｍの厚さの酸化硅素膜２を熱酸化法により
形成する０次に、酸化硅素膜２の上に電極材料層として
５００ｎｍの厚さの多結晶シリコン層３を気相成長し、
不純物として燐を拡散する０次に、多結晶シリコン層３
の上にホトレジスト膜４を塗布してゲート電極のパター
ンを形成する。
次に、第１図（ｂ）に示すように、ホトレジスト膜４を
マスクとして多結晶シリコン層３をＳＦ６及び０２の混
合系ガスにより圧力２０Ｐａ、周波数１３．５６ＭＨｚ
の条件で反応性イオンエツチングを行い多結晶シリコン
層３の断面がホトレジスト膜４のパターンの端部から０
．２μｍ程度の裾を有する形状を得る。
マスクとして多結晶シリコン層３をＳＦ６及び０２の混
合系ガスにより圧力２０Ｐａ、周波数１３．５６ＭＨｚ
の条件で反応性イオンエツチングを行い多結晶シリコン
層３の断面がホトレジスト膜４のパターンの端部から０
．２μｍ程度の裾を有する形状を得る。
次に、第１図（Ｃ）に示すように、ホトレジスト膜４及
び多結晶シリコン層３をマスクとして砒素イオン５を５
０ｋｅＶの加速エネルギーで高濃度にイオン注入し、Ｐ
型シリコン基板１の表面にＮ＋型領領域６形成する。こ
のとき、多結晶シリコン膜３が裾を有する形状であるた
め、Ｎ＋型領領域６ホトレジスト膜４によるゲート電極
のパターンよりも後退した位置に形成される。
び多結晶シリコン層３をマスクとして砒素イオン５を５
０ｋｅＶの加速エネルギーで高濃度にイオン注入し、Ｐ
型シリコン基板１の表面にＮ＋型領領域６形成する。こ
のとき、多結晶シリコン膜３が裾を有する形状であるた
め、Ｎ＋型領領域６ホトレジスト膜４によるゲート電極
のパターンよりも後退した位置に形成される。
次に、第１図（ｄ）に示すように、ホトレジスト膜４を
マスクとして多結晶シリコン膜３のエツチングを再度行
ない多結晶シリコン膜３の裾部を除去し、ホトレジスト
膜４をマスクとして燐イオン７を加速エネルギー２０ｋ
ｅＶで低濃度に注入し、Ｎ＋型領領域６接続するＮ−型
領域８を形成して、ＬＤＤ構造のＭＯＳ）ランジスタを
得る。
マスクとして多結晶シリコン膜３のエツチングを再度行
ない多結晶シリコン膜３の裾部を除去し、ホトレジスト
膜４をマスクとして燐イオン７を加速エネルギー２０ｋ
ｅＶで低濃度に注入し、Ｎ＋型領領域６接続するＮ−型
領域８を形成して、ＬＤＤ構造のＭＯＳ）ランジスタを
得る。
第２図（ａ）〜（Ｃ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第２図（ａ）に示すように、第１の実施例と同様
にＰ型シリコン基板１の上に５０ｎｍの酸化硅素膜２を
熱酸化法により形成し、酸化硅素膜２の上に５００ｎｍ
の多結晶シリコン層３を気相成長し燐を拡散後、多結晶
シリコン層３の上にパターニングしたホトレジスト膜４
を形成する。
にＰ型シリコン基板１の上に５０ｎｍの酸化硅素膜２を
熱酸化法により形成し、酸化硅素膜２の上に５００ｎｍ
の多結晶シリコン層３を気相成長し燐を拡散後、多結晶
シリコン層３の上にパターニングしたホトレジスト膜４
を形成する。
次に、ホトレジスト膜４をマスクとして多結晶シリコン
膜３のエツチングを行い、裾を有する形状を得る。
膜３のエツチングを行い、裾を有する形状を得る。
次に、第２図（ｂ）に示すように、ホトレジスト膜４及
び多結晶シリコン層３をマスクとして砒素イオン５を２
０ｋｅＶの加速エネルギーで注入し、Ｎ＋型領領域６形
成する。
び多結晶シリコン層３をマスクとして砒素イオン５を２
０ｋｅＶの加速エネルギーで注入し、Ｎ＋型領領域６形
成する。
次に、第２図（Ｃ）に示すように、ホトレジスト膜４を
マスクとして再度多結晶シリコン層３をエツチングし裾
を除去する０次に、ホトレジスト膜４をマスクとして燐
イオン７を４０ｋｅＶの加速エネルギーで注入し、Ｎ−
型領域８を形成し、ＤＤＤ楕遣のＭＯＳ）ランジスタを
得る。
マスクとして再度多結晶シリコン層３をエツチングし裾
を除去する０次に、ホトレジスト膜４をマスクとして燐
イオン７を４０ｋｅＶの加速エネルギーで注入し、Ｎ−
型領域８を形成し、ＤＤＤ楕遣のＭＯＳ）ランジスタを
得る。
［５発明の効果〕
以上説明したように本発明は、ＭＯＳトランジスタにお
いてゲート電極のエツチング条件を制御して形成したゲ
ート電極下部の裾部形状をトランジスタのソース及びド
レイン領域の形成工程におけるイオン注入マスクとして
用いることにより、ゲート電極形成後に新たにゲート電
極の側面に側壁部を形成してイオン注入マスクとする必
要がなくなり工程を短縮できる効果がある。
いてゲート電極のエツチング条件を制御して形成したゲ
ート電極下部の裾部形状をトランジスタのソース及びド
レイン領域の形成工程におけるイオン注入マスクとして
用いることにより、ゲート電極形成後に新たにゲート電
極の側面に側壁部を形成してイオン注入マスクとする必
要がなくなり工程を短縮できる効果がある。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（Ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（ｄ）は従来の半導体装置の製造方法を説明するため
の工程順に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・酸化硅素膜、３・
・・多結晶シリコン層、４・・・ホトレジスト膜、５・
・・砒素イオン、６・・・Ｎ＋型領領域７・・・燐イオ
ン、８・・・Ｎ−型領域、９・・・側壁部。
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（Ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（ｄ）は従来の半導体装置の製造方法を説明するため
の工程順に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・酸化硅素膜、３・
・・多結晶シリコン層、４・・・ホトレジスト膜、５・
・・砒素イオン、６・・・Ｎ＋型領領域７・・・燐イオ
ン、８・・・Ｎ−型領域、９・・・側壁部。
Claims (1)
- 一導電型半導体基板上に設けた絶縁膜上に電極材料層
を堆積する工程と、前記電極材料層の上にホトレジスト
膜を塗布してパターニングする工程と、前記ホトレジス
ト膜をマスクとして前記電極材料層の底部に裾部を有す
る形状にエッチングする工程と、前記ホトレジスト膜及
び前記電極材料層をマスクとして不純物をイオン注入し
前記半導体基板に第１の逆導電型領域を形成する工程と
、前記ホトレジスト膜をマスクとして再度エッチングし
前記裾部を除去する工程と、前記ホトレジスト膜をマス
クとして不純物をイオン注入し前記第１の逆導電型領域
と接続する第２の逆導電型領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1942188A JPH01194361A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1942188A JPH01194361A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194361A true JPH01194361A (ja) | 1989-08-04 |
Family
ID=11998799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1942188A Pending JPH01194361A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194361A (ja) |
-
1988
- 1988-01-28 JP JP1942188A patent/JPH01194361A/ja active Pending
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