JPH01201748A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH01201748A JPH01201748A JP2492388A JP2492388A JPH01201748A JP H01201748 A JPH01201748 A JP H01201748A JP 2492388 A JP2492388 A JP 2492388A JP 2492388 A JP2492388 A JP 2492388A JP H01201748 A JPH01201748 A JP H01201748A
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- Japan
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- register
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Links
- 238000010586 diagram Methods 0.000 description 4
- 244000171726 Scotch broom Species 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、メモリアクセス時のアドレスの値を準備する
データ処理装置に関する。
データ処理装置に関する。
［従来の技術］
従来、この種のデータ処理装置は、メモリアクセスを必
要とする機械語命令の実行開始後に、アドレス値を計算
するために必要なペースレジスタおよびインデックスレ
ジスタ等の複数のアドレス生成用レジスタを読み出した
後に、Ｒ械語命令中の定数値との和を計算し、その結果
をアドレスと −してメモリに与えていた。
要とする機械語命令の実行開始後に、アドレス値を計算
するために必要なペースレジスタおよびインデックスレ
ジスタ等の複数のアドレス生成用レジスタを読み出した
後に、Ｒ械語命令中の定数値との和を計算し、その結果
をアドレスと −してメモリに与えていた。
［発明が解決しようとする課題］
従って、従来のデータ処理装置では、機械語命令の実行
開始時から実際にメモリアクセスが開始されるまでの間
に、複数のアドレス生成用レジスタを読み出してアドレ
スを計算するための時間が必要になり、該機械語命令の
実行時間がその分だけ長くなるという欠点があった。
開始時から実際にメモリアクセスが開始されるまでの間
に、複数のアドレス生成用レジスタを読み出してアドレ
スを計算するための時間が必要になり、該機械語命令の
実行時間がその分だけ長くなるという欠点があった。
［課題を解決するための手段〕
本発明によるデータ処理装置は、機械語命令を実行する
中央処理装置とメモリを有するデータ処理装置であって
、機械語命令実行時に、前記メモリを前記中央処理装置
がアクセスするときのアドレスとして、前記中央処理装
置内の複数のアドレス生成用レジスタの保持内容と該機
械語命令に含まれる定数値との和を用いる装置において
、前記複数のアドレス生成用レジスタの全ての組合わせ
数と前記定数値のとり得る最大値の２倍の数とを乗じた
個数以上のアドレスレジスタを有し、該アドレスレジス
タは、前記定数値のとり得る全ての値と前記複数のアド
レス生成用レジスタの全ての組合わせとの対応する和の
値を保持しており、メモリアクセス実行時に、前記アド
レスレジスタの中の選択した１つの内容をアドレスとし
て用いることを特徴とする。
中央処理装置とメモリを有するデータ処理装置であって
、機械語命令実行時に、前記メモリを前記中央処理装置
がアクセスするときのアドレスとして、前記中央処理装
置内の複数のアドレス生成用レジスタの保持内容と該機
械語命令に含まれる定数値との和を用いる装置において
、前記複数のアドレス生成用レジスタの全ての組合わせ
数と前記定数値のとり得る最大値の２倍の数とを乗じた
個数以上のアドレスレジスタを有し、該アドレスレジス
タは、前記定数値のとり得る全ての値と前記複数のアド
レス生成用レジスタの全ての組合わせとの対応する和の
値を保持しており、メモリアクセス実行時に、前記アド
レスレジスタの中の選択した１つの内容をアドレスとし
て用いることを特徴とする。
［作用］
アドレスレジスタは定数値のとり得る全ての値と複数の
アドレス生成用レジスタの全ての組合わせとの対応する
和の値を保持しているので、メモリアクセス実行時に、
メモリアクセスを必要とするａ話語命令の実行開始語に
おけるアドレスの値の計算を不要とすることができ、機
械語命令の実行時間を短くすることができる。
アドレス生成用レジスタの全ての組合わせとの対応する
和の値を保持しているので、メモリアクセス実行時に、
メモリアクセスを必要とするａ話語命令の実行開始語に
おけるアドレスの値の計算を不要とすることができ、機
械語命令の実行時間を短くすることができる。
［実施例］
以下、本発明の実施例について図面を参照して説明する
。
。
第１図を参照すると、本発明の一実施例によるデータ処
理装置は、機械語命令を実行す右中央処理装置（以下、
ＣＰＵと略する）１０と、メモリ２０を有する。ＣＰＵ
ｌ０は、アドレス生成用のペースレジスタ１１及び２個
のインデックスレジスタ１２．１３を有する。命令レジ
スタ１４中には、機械語命令中の定数値が実行開始時に
保持される。また、インデックスレジスタ１２．１３の
選択は、命令レジスタ１４中のインデックス選択ビット
ＩＤＸを使用してマルチプレクサ１５によって行われる
。これらの和をアドレスとして使用し、定数値の範囲が
−３〜＋３であるとすれば、１４通りの組合わせができ
る。この１４通りの組合わせが１４個のアドレスレジス
タ１６にそれぞれ保持される。この１４個のアドレスレ
ジスタ１６の選択は、命令レジスタ１４中のインデック
ス選択ビットＩＤＸ及び定数値を使用してマルチプレク
サ１７によって行われる。尚、１８は、加算器で、アド
レスレジスタ１６と同数個ある。
理装置は、機械語命令を実行す右中央処理装置（以下、
ＣＰＵと略する）１０と、メモリ２０を有する。ＣＰＵ
ｌ０は、アドレス生成用のペースレジスタ１１及び２個
のインデックスレジスタ１２．１３を有する。命令レジ
スタ１４中には、機械語命令中の定数値が実行開始時に
保持される。また、インデックスレジスタ１２．１３の
選択は、命令レジスタ１４中のインデックス選択ビット
ＩＤＸを使用してマルチプレクサ１５によって行われる
。これらの和をアドレスとして使用し、定数値の範囲が
−３〜＋３であるとすれば、１４通りの組合わせができ
る。この１４通りの組合わせが１４個のアドレスレジス
タ１６にそれぞれ保持される。この１４個のアドレスレ
ジスタ１６の選択は、命令レジスタ１４中のインデック
ス選択ビットＩＤＸ及び定数値を使用してマルチプレク
サ１７によって行われる。尚、１８は、加算器で、アド
レスレジスタ１６と同数個ある。
メモリアクセスを伴う機械語命令を実行しようとする場
合、アドレスレジスタ１６がない、即ち、従来の場合に
おいては、第２図（ａ）に示されるように、メモリアク
セスの前にアドレス計算の為の時間が必要である。これ
に対して、アドレスレジスタ１６がある本発明の場合に
おいては、第２図（ｂ）に示されるように、この時間が
不要となり、Ｉ！械話語命令実行時間が短くなる。
合、アドレスレジスタ１６がない、即ち、従来の場合に
おいては、第２図（ａ）に示されるように、メモリアク
セスの前にアドレス計算の為の時間が必要である。これ
に対して、アドレスレジスタ１６がある本発明の場合に
おいては、第２図（ｂ）に示されるように、この時間が
不要となり、Ｉ！械話語命令実行時間が短くなる。
以下、本実施例の動作について説明する。
例えば、機械語命令中の定数値が−２”で、インデック
ス選択ビットＩＯＸによりインデックスレジスタ１１が
選択されたとする。このとき、命令レジスタ１４中の定
数部分から、１４個のアドレスレジスタ１６の中の“Ｂ
＋Ｒ１−２”の値が格納された一つのアドレスレジスタ
が選択される。ここで、Ｂはペースレジスタ１１の内容
、Ｒ１はインデックスレジスタ１１の内容である。尚、
インデックスレジスタ１２にはＲ２が格納されている。
ス選択ビットＩＯＸによりインデックスレジスタ１１が
選択されたとする。このとき、命令レジスタ１４中の定
数部分から、１４個のアドレスレジスタ１６の中の“Ｂ
＋Ｒ１−２”の値が格納された一つのアドレスレジスタ
が選択される。ここで、Ｂはペースレジスタ１１の内容
、Ｒ１はインデックスレジスタ１１の内容である。尚、
インデックスレジスタ１２にはＲ２が格納されている。
同様に、定数値が“０”のときは、“Ｂ＋Ｒ１”の値が
格納されたアドレスレジスタが選択される。このタイミ
ングは、命令レジスタ１４に機械語命令が格納された時
点、即ち、機械語命令の実行開始時点と同時であり、従
って、第２図（ｂ）に示されるように、アドレス計算の
時間が不要となる。
格納されたアドレスレジスタが選択される。このタイミ
ングは、命令レジスタ１４に機械語命令が格納された時
点、即ち、機械語命令の実行開始時点と同時であり、従
って、第２図（ｂ）に示されるように、アドレス計算の
時間が不要となる。
［発明の効果］
以上説明したように、本発明によれば、アドレス生成用
レジスタの保持内容と機械語命令中の定数値との和の値
を保持するアドレスレジスタを設けることにより、アド
レス計算の時間が不要になる分だけ、メモリアクセスを
必要とするＲ話語命令の実行時間を短くすることができ
るという効果がある。
レジスタの保持内容と機械語命令中の定数値との和の値
を保持するアドレスレジスタを設けることにより、アド
レス計算の時間が不要になる分だけ、メモリアクセスを
必要とするＲ話語命令の実行時間を短くすることができ
るという効果がある。
第１図は本発明の一実施例によるデータ処理装置の構成
を示すブロック図、第２図（ａ）は従来の場合における
機械語命令の処理内容と実行時間を示す図、第２図（ｂ
）は本発明の場合における機械語命令の処理内容と実行
時間を示す図である。 １０・・・中央処理装置（ＣＰＵ）、１１・・・ペース
レジスタ、１２．１３・・・インデックスレジスタ、１
４・・・命令レジスタ、１５・・・マルチプレクサ、１
６・・・アドレスレジスタ、１７・・・マルチプレクサ
、１８・・・加算器、２０・・・メモリ。 箆 １ 図
を示すブロック図、第２図（ａ）は従来の場合における
機械語命令の処理内容と実行時間を示す図、第２図（ｂ
）は本発明の場合における機械語命令の処理内容と実行
時間を示す図である。 １０・・・中央処理装置（ＣＰＵ）、１１・・・ペース
レジスタ、１２．１３・・・インデックスレジスタ、１
４・・・命令レジスタ、１５・・・マルチプレクサ、１
６・・・アドレスレジスタ、１７・・・マルチプレクサ
、１８・・・加算器、２０・・・メモリ。 箆 １ 図
Claims (1)
- １、機械語命令を実行する中央処理装置とメモリを有す
るデータ処理装置であって、機械語命令実行時に、前記
メモリを前記中央処理装置がアクセスするときのアドレ
スとして、前記中央処理装置内の複数のアドレス生成用
レジスタの保持内容と該機械語命令に含まれる定数値と
の和を用いる装置において、前記複数のアドレス生成用
レジスタの全ての組合わせ数と前記定数値のとり得る最
大値の２倍の数とを乗じた個数以上のアドレスレジスタ
を有し、該アドレスレジスタは、前記定数値のとり得る
全ての値と前記複数のアドレス生成用レジスタの全ての
組合わせとの対応する和の値を保持しており、メモリア
クセス実行時に、前記アドレスレジスタの中の選択した
１つの内容をアドレスとして用いることを特徴とするデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2492388A JPH01201748A (ja) | 1988-02-06 | 1988-02-06 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2492388A JPH01201748A (ja) | 1988-02-06 | 1988-02-06 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01201748A true JPH01201748A (ja) | 1989-08-14 |
Family
ID=12151656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2492388A Pending JPH01201748A (ja) | 1988-02-06 | 1988-02-06 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01201748A (ja) |
-
1988
- 1988-02-06 JP JP2492388A patent/JPH01201748A/ja active Pending
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