JPH0573305A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0573305A JPH0573305A JP23661091A JP23661091A JPH0573305A JP H0573305 A JPH0573305 A JP H0573305A JP 23661091 A JP23661091 A JP 23661091A JP 23661091 A JP23661091 A JP 23661091A JP H0573305 A JPH0573305 A JP H0573305A
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- JP
- Japan
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- bus
- stack
- data
- memory
- processing unit
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】本発明は、主記憶が接続されるバスとは独立し
たバスにスタックメモリを接続することにより高速演算
を行うことのできる情報処理装置を構築することを主な
特徴とする。 【構成】主記憶装置２が接続されるバス４とは別のスタ
ック処理のために専用のバス５を付加することにより、
ＣＰＵ１と主記憶２、ＣＰＵ１とスタックメモリ３間の
データ交換を並列に実行することを特徴とする。
たバスにスタックメモリを接続することにより高速演算
を行うことのできる情報処理装置を構築することを主な
特徴とする。 【構成】主記憶装置２が接続されるバス４とは別のスタ
ック処理のために専用のバス５を付加することにより、
ＣＰＵ１と主記憶２、ＣＰＵ１とスタックメモリ３間の
データ交換を並列に実行することを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、スタック演算を高速
に行なう情報処理装置に関する。
に行なう情報処理装置に関する。
【０００２】
【従来の技術】サブルーチンジャンプにおけるアドレス
制御、あるいは高速演算を行うためにスタックを用いる
ことは頻繁に行われる。従来、情報処理装置は、中央処
理装置（ＣＰＵ）とプログラムやデータが格納される主
記憶装置とが唯一のバスに接続され、その間でデータの
授受が行われ、演算等データ処理がなされる。主記憶装
置の中にはスタック領域も割り当てられ、その中に演算
中途のデータがプッシュ、ポップされる。
制御、あるいは高速演算を行うためにスタックを用いる
ことは頻繁に行われる。従来、情報処理装置は、中央処
理装置（ＣＰＵ）とプログラムやデータが格納される主
記憶装置とが唯一のバスに接続され、その間でデータの
授受が行われ、演算等データ処理がなされる。主記憶装
置の中にはスタック領域も割り当てられ、その中に演算
中途のデータがプッシュ、ポップされる。
【０００３】
【発明が解決しようとする課題】上述したように従来の
情報処理装置では、単一のメモリ構成となっており、従
って、スタック処理が多い情報処理装置にてスタック処
理を行う場合、主記憶装置間のデータ転送処理（主記憶
−スタック）を逐次時に行なわざるを得ず、高速性を損
なうといった欠点があった。
情報処理装置では、単一のメモリ構成となっており、従
って、スタック処理が多い情報処理装置にてスタック処
理を行う場合、主記憶装置間のデータ転送処理（主記憶
−スタック）を逐次時に行なわざるを得ず、高速性を損
なうといった欠点があった。
【０００４】この発明は上記事情に鑑みてなされたもの
であり、主記憶が接続されるバスとは独立したバスにス
タックメモリを接続することにより高速演算を行うこと
のできる情報処理装置を提供することを目的とする。
であり、主記憶が接続されるバスとは独立したバスにス
タックメモリを接続することにより高速演算を行うこと
のできる情報処理装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の情報処理装置
は、論理演算ならびにバス制御を実行する中央処理装置
と、この中央処理装置に第１のバスを介して接続され、
プログラムもしくはデータが格納される主記憶装置と、
上記中央処理装置とは第２のバスを介して接続され、デ
ータがスタックされるスタックメモリとを具備し、中央
処理装置と主記憶装置とのデータ交換と中央処理装置と
スタックメモリとのデータ交換を並列に行うことを特徴
とする。
は、論理演算ならびにバス制御を実行する中央処理装置
と、この中央処理装置に第１のバスを介して接続され、
プログラムもしくはデータが格納される主記憶装置と、
上記中央処理装置とは第２のバスを介して接続され、デ
ータがスタックされるスタックメモリとを具備し、中央
処理装置と主記憶装置とのデータ交換と中央処理装置と
スタックメモリとのデータ交換を並列に行うことを特徴
とする。
【０００６】
【作用】本発明は、主記憶が接続されるバスとは別のス
タック処理のために専用のバスを付加することにより、
ＣＰＵと主記憶、ＣＰＵとスタックメモリ間のデータ交
換を並列に実行せしめ、このことにより、高速演算を実
現する。システムの性能向上に寄与する。
タック処理のために専用のバスを付加することにより、
ＣＰＵと主記憶、ＣＰＵとスタックメモリ間のデータ交
換を並列に実行せしめ、このことにより、高速演算を実
現する。システムの性能向上に寄与する。
【０００７】
【実施例】図１は本発明の実施例を示すブロック図であ
る。図において、符号１１は中央処理装置（ＣＰＵ）で
あり、論理演算、バス制御を行う。符号１２は主記憶装
置であり、命令やデータが格納されている。符号１３は
スタックメモリであり、データが格納される。符号１４
はバスであり、ＣＰＵ１１とスタックメモリ１３とのデ
ータの授受が行われる。符号１５もバスであり、ＣＰＵ
１１と主記憶装置１２とのデータの授受が行われる。図
２、図３はそれぞれ本発明実施例の動作を説明するため
に引用した図であり、図２は主記憶装置の内容、図３は
処理シーケンスを示す。以下、図２、図３を参照しなが
ら図１に示す本発明実施例の動作について詳細に説明す
る。本発明実施例では、数式Ｅ＝Ａｘ（Ｂ＋Ｃ）を処理
する場合を例にとって説明する。
る。図において、符号１１は中央処理装置（ＣＰＵ）で
あり、論理演算、バス制御を行う。符号１２は主記憶装
置であり、命令やデータが格納されている。符号１３は
スタックメモリであり、データが格納される。符号１４
はバスであり、ＣＰＵ１１とスタックメモリ１３とのデ
ータの授受が行われる。符号１５もバスであり、ＣＰＵ
１１と主記憶装置１２とのデータの授受が行われる。図
２、図３はそれぞれ本発明実施例の動作を説明するため
に引用した図であり、図２は主記憶装置の内容、図３は
処理シーケンスを示す。以下、図２、図３を参照しなが
ら図１に示す本発明実施例の動作について詳細に説明す
る。本発明実施例では、数式Ｅ＝Ａｘ（Ｂ＋Ｃ）を処理
する場合を例にとって説明する。
【０００８】この式をスタック処理し易いポリッシュ記
法に直すと、ＡＢＣ＋ｘＥ＝となる。この式は、データ
をプッシュするＶＡＬ命令と、加算するＡＤＤ命令と、
乗算を行うＭＵＬＴ命令と、結果をしまう主記憶のアド
レス指定を行うＮＡＭ命令と、書き込みを行うＳＴＯＲ
Ｅ命令からなる。まず、図２に示されている主記憶装置
２に、ある命令が図３に示されているシーケンスに従い
ＣＰＵ１に取り込まれる。
法に直すと、ＡＢＣ＋ｘＥ＝となる。この式は、データ
をプッシュするＶＡＬ命令と、加算するＡＤＤ命令と、
乗算を行うＭＵＬＴ命令と、結果をしまう主記憶のアド
レス指定を行うＮＡＭ命令と、書き込みを行うＳＴＯＲ
Ｅ命令からなる。まず、図２に示されている主記憶装置
２に、ある命令が図３に示されているシーケンスに従い
ＣＰＵ１に取り込まれる。
【０００９】ＣＰＵ１は命令を解読し、図３に示すシー
ケンスに従い、ＶＡＬ命令とＮＡＭ命令にて、スタック
メモリ３にデータを取り込む。ＡＤＤ命令とＭＵＬＴ命
令ではスタックメモリ３上の２つのデータを加算し、そ
の結果をスタックメモリ３にプッシュする。ＳＴＯＲＥ
命令ではスタックメモリ３からアドレスとデータを取り
出し、主記憶装置２に書き込む。
ケンスに従い、ＶＡＬ命令とＮＡＭ命令にて、スタック
メモリ３にデータを取り込む。ＡＤＤ命令とＭＵＬＴ命
令ではスタックメモリ３上の２つのデータを加算し、そ
の結果をスタックメモリ３にプッシュする。ＳＴＯＲＥ
命令ではスタックメモリ３からアドレスとデータを取り
出し、主記憶装置２に書き込む。
【００１０】
【発明の効果】以上説明のように本発明によれば、バス
を独立して配置したことにより、主記憶アクセスとスタ
ックメモリアクセスを並列に行うことができ、このこと
により、高速演算が実現でき、システムの性能向上に寄
与する。
を独立して配置したことにより、主記憶アクセスとスタ
ックメモリアクセスを並列に行うことができ、このこと
により、高速演算が実現でき、システムの性能向上に寄
与する。
【図１】本発明の実施例を示すブロック図。
【図２】本発明実施例の動作を説明するための主記憶の
内容を示す図。
内容を示す図。
【図３】本発明実施例の動作を説明するための処理シー
ケンスを示す図。
ケンスを示す図。
１…中央処理装置（ＣＰＵ）、２…主記憶装置、３…ス
タックメモリ、４…第１のバス、５…第２のバス。
タックメモリ、４…第１のバス、５…第２のバス。
Claims (1)
- 【請求項１】 論理演算ならびにバス制御を実行する中
央処理装置と、この中央処理装置に第１のバスを介して
接続され、プログラムもしくはデータが格納される主記
憶装置と、上記中央処理装置とは第２のバスを介して接
続され、データがスタックされるスタックメモリとを具
備し、中央処理装置と主記憶装置とのデータ交換と中央
処理装置とスタックメモリとのデータ交換を並列に行う
ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23661091A JPH0573305A (ja) | 1991-09-17 | 1991-09-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23661091A JPH0573305A (ja) | 1991-09-17 | 1991-09-17 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573305A true JPH0573305A (ja) | 1993-03-26 |
Family
ID=17003195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23661091A Pending JPH0573305A (ja) | 1991-09-17 | 1991-09-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573305A (ja) |
-
1991
- 1991-09-17 JP JP23661091A patent/JPH0573305A/ja active Pending
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