JPH01205355A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主記憶装置から読出されたデータをブロック
単位に記憶するキャッシュメモリと、主記憶装置から読
出されたデータを一時に１ブロック以上記憶するバッフ
ァ記憶装置と、主記憶装置へのストアデータを記憶する
ストアデータバッファを有するキャッシュメモリ装置に
関する。

Ｃ従来の技術〕 従来、この種のキャッシュメモリ装置は、バッファ記憶
装置からキャッシュメモリへの書込みを、バッファ記憶
装置に保持されているブロックに続いて主記憶装置から
次のブロックリードが必要になった時の、主記憶装置か
らバッファ記憶装置へデータが転送されるまでのアクセ
スタイム中に限って行なわれていたゆ 〔発明が解決しようとする課題〕 上述した従来のキャッシュメモリ装置は、バッファ記憶
装置からキャッシュメモリへの書込みが、新たに必要と
なった主記憶装置からのブロックリード時に、主記憶装
置へリード要求を出してから最初のデータがバッファ記
憶装置へ書込まれるまでのキャッシュメモリの空時間に
行なわれるので、データがバッファ記憶装置に保持され
たままキャッシュメモリに転送されていない状態が長く
続くことがあり、この間にバッファ記憶装置に保持され
ているブロック対応のデータに対する演算実行部からの
ストア要求があると、そのストア要求以降のキャッシュ
メモリへのアクセスを中断させ、バッファ記憶装置から
キャッシュメモリへの書込みを全て完了させた後、前記
ストア要求をキャッシュメモリに対して実行するまでキ
ャッシュメモリへのアクセスができないため、バッファ
記憶装置にデータが長く保持されていることはそれだけ
ストア要求に遭遇するチャンスが多くシステムとしての
性能低下をきたすという欠点がある。

〔課題を解決するための手段］ 本発明のキャッシュメモリ装置は、 キャッシュメモリが使用されていないアイドル状態を検
出する手段と、 ストアデータバッファの残容量を監視する手段と、 ストアデータバッファの残容量が所定量以上で、かつア
イドル状態が検出されると、バッファ記憶装置からキャ
ッシュメモリへのデータの転送を起動する手段を有する
。

［作用］ キャッシュメモリにアクセス不要な命令等でキャッシュ
メモリがアイドル状態になり、ストアデータバッファの
格納余地が十分あり、かつキャッシュメモリが使用され
ていない状態のとき、随時バッファ記憶装置からキャッ
シュメモリへの書込みが行なわれるので、バッファ記憶
装置におけるデータの保持期間の短縮ができ、システム
の性能低下を防止できる。

〔実施例１ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のキャッシュメモリ装置の一実施例のブ
ロック図である。

リクエストレジスタ１０はアクセス要求の種別と指示内
容および有効性を含むリクエストコードとアクセス要求
のアドレスを保持するレジスタで、リクエストコードは
結線１０７により制御回路７０へ送られリクエストコー
ドが解析されて、第１図に示される各部に必要な制御信
号が生成され分配される。一方、リクエストレジスタ１
０のアドレス出力は必要に応じて各部へ分配される。

キャッシュメモリに登録されているブロックと主記憶装
置のブロックとの対応を記憶するキャッシュメモリのア
ドレス部であるアドレスアレイ２０のアドレスは、セッ
トアドレス（結線１０１）により結線２０１を経て読出
され、検出回路２１でリクエストレジスタ１０内のキー
アドレス（結線１０２）との一致と、アドレスアレイ２
０内に記憶されたエントリの有効性を表示するＶビット
（結線２０２）が調べられる。前記キーアドレスが一致
しかつｖビットがオンの場合、ファウンドブロツクと称
し結線２１１のＦＤＢ信号をオンとして、制御回路７０
へ目的のデータがキャッシュメモリ内に存在することを
通知する。

検出回路５３は、リクエストレジスタ１０に保持された
、キーアドレスとセットアドレスからなるブロックアド
レス（結線１０６）と、バッファ記憶装置５１に登録さ
れているデータのブロックアドレスを保持するブロック
アドレスレジスタ５２の出力との一致と、バッファ制御
バッファ５０内に、バッファ記憶装置５１のエントリ単
位に保持されたエントリ有効ビット（以下ＢＥＶビット
と記す）を調べ、ＢＥＶビットがオンで、かつ上記ブロ
ックアドレスの一致が検出された場合、バッファ記憶装
置一致信号（以下ＢＢＭ信号と記す）を結線５３１を経
由して制御回路７０へ通知する。また、ＢＥＶビットは
同時に結線５０１により制御回路７０に出力される。

制御回路７０は、リクエストレジスタ１０がリード要求
を受は付けると、ＦＤＢ信号とＢＢＭ信号とを調べ、基
本的には以下の処理を実行する。

（１）　　ＦＤＢ信号がオフの場合。この場合は、キャ
ッシュメモリ内には要求されたデータが存在しないとい
うことなので、制御回路７０はブロックリード要求を主
記憶装置に対して送出する。そして主記憶装置からリー
ドデータが返送されるまでの間、リクエストレジスタｌ
Ｏをそのまま保持するとともに、アドレスアレイ２０と
ブロックアドレスレジスタ５２へそれ、ぞれリクエスト
レジスタ１０内のキーアドレス（結線１０２）とブロッ
クアドレス（結線１０６）の登録を行なうとともに、も
しバッファ記憶装置５１に前回の要求によるＢＥＶビッ
トがオンで有効なデータが存在するときは、キャシュメ
モリのデータを記憶するデータフ１ゼ４ 線６４１、切替回路６１を経て移送する。また、制御回
路７ｏはデータアレイ４ｏがアイドル状態、即ち、リク
エストレジスタ１０にアクセス要求がない場合、および
データアレイ４０のアクセスが不要なリクエストが存在
する状態であるかどうかを監視し、アイドル状態で、か
つストアバッファのバッファリング状態にまだ余裕があ
ること、即ちバッファ記憶装置５１からデータアレイ４
０へのエントリ移送を優先してもストアデータバッファ
がフル状態にならないことを検出したときバッファ制御
バッファ５０内のＢＥＶビットがオンのエントリから結
線５１１，６４１を経てデータアレイ４０に書込み、書
込みが終るとバッファ制御バッファ５０内の該当するＢ
ＥＶビットをオフとする。

また、ブロックリードは主記憶装置の１ブロツクの転送
要求であり、本実施例のバッファ記憶装置５１は６４バ
イトの大きさを持ち、主記憶装置とのデータ転送幅はｇ
バイトであるため８回主記憶リードデータが出力される
。１回目の主記憶リードデータは切替回路６３を介して
バッファ記憶装置５１に登録されると同時に切替回路６
４．切替回路６２を介し要求元へ返送され、２回目以降
のリードデータはバッファ記憶回路５１に登録される。

（２）　　ＦＤＢ信号がオンの場合。この場合は、ＢＢ
Ｍ信号が参照され、ＢＢＭ信号がオフならば切替回路６
６を介し結線６６１を経てデータアレイアドレス（結線
１０４）によりデータアレイ４０から読出されたデータ
が、ＢＢＭ信号がオンならばブロック内データアレイア
ドレス（結線１０５）でバッファ記憶装置５１から読出
されたデータが切替回路６２で切替えられて要求元へ返
送される。

概略のリード要求処理は上記のとおりであるが、リード
要求の時に、ストア要求による処理途中のデータがスト
アデータバッファ３３に残っており、かつ、そのストア
のエリアがリード要求と同一エリアである場合、ブロッ
クアドレスを比較する検出回路３４とブロック内データ
アレイアドレス（８バイトアドレス）を比較する検出回
路３５で、ストアアドレスバッファ３１のアドレスデー
タな結線３１１でブロックアドレス、結線３１２でブロ
ック内データアレイアドレスをそれぞれ入力し、リード
要求のブロックアドレス（結線１０６）、ブロック内デ
ータアレイアドレス（結線１０５）とが比較されて同一
エリア内のストアデータがあることが検出され、結線３
４１。

３５１により制御回路７０に通知されることにより、制
御回路７０によって処理途中のストア要求の処理終了ま
でリード要求の処理は待ち合わされる。ストア要求がリ
クエストレジスタに受付けられると、ブロックアドレス
（結線１０６）と、ブロック内データアレイアドレス（
結線１０５）がストアアドレスバッファ３１に登録され
、制御回路７０で解読されたストアの形態を指定するス
トア形態情報とストアデータバッファ３３のエントリの
有効を示すＶビット（以下ＳＡＶビットと記す）がスト
ア制御バッファ３ｏに登録される。この時ＳＡＶビット
はオンとして登録され、バス３０１を経由して検出回路
３４．３５および制御回路７０へ伝達され、本ストア要
求処理が終了した時点でオフにされる。前記ストア要求
のアドレスの登録に遅れて演算実行部（不図示）で準備
されたストアデータ（８バイト）とバイト単位のスドア
実行の可／否を示すストアマスクが送られて来ると、そ
れぞれストアデータバッファ３３とストアマスクバッフ
ァ３２に登録された後、ストア制御バッファ３０．スト
アアドレスバッファ３１、ストアマスクバッファ３２、
ストアデータバッファ３３が同時に読出され、主記憶装
置へ、主記憶要求コードとしてストア制御バッファ３０
から読出された情報が、主記憶要求アドレスとして結線
３１３を経、切替回路６５を通ってストアアドレスバッ
ファ３１の出力が、主記憶ストアマスクとしてストアマ
スクバッファ３２の出力が、主記憶ストアデータとして
ストアデータバッファ３２が送出され、ストア要求の処
理が終了する。

上記ストア要求時ＦＤＢ信号がオンの場合は、主記憶装
置への送出に先立ちデータアレイ４０へのストアデータ
の書込みが結線３３１を経由し、切替回路６１を経て実
行され、または直接要求元へ切替回路６２を介して返送
される。また、ストア要求処理においては、ストア要求
アドレスがバッファ記憶装置５１上のブロックに対する
ものか否か調べられ、ＢＢＭ信号がオンの場合は上記ス
トア要求の処理に先行してバッファ記憶装置５１からデ
ータアレイ４０に対してバッファ記憶装置５１の中でま
だキャッシュメモリへの移送が終了していないエントリ
（バッファ制御バッファ５０内のＢＥＶビトがオン）の
移送が行われ、その後ストア要求が処理されデータアレ
イ４０上のデータと主記憶装置のデータ間で不一致が生
じないように制御される。

〔発明の効果〕

以上説明したように本発明は、バッファ記憶装置からキ
ャッシュメモリへの書込みをストアバッファの格納余地
が十分ありかつキャッシュメモリが使用されていない状
態のときキャッシュメモリへの書込みを行うことにより
、バッファ記憶装置からキャッシュメモリへの書込みに
よって発生しつるキャッシュメモリへのアクセス不可期
間の短縮を計り、システムの性能低下を防止できる効果
がある。

【図面の簡単な説明】

第１図は本発明のキャッシュメモリ装置の一実施例のブ
ロック図である。 １０・・・リクエストレジスタ、 ２０・・・アドレスアしＩイ、 ３０・・・ストア制御バッファ、 ３１・・・ストアアドレスバッファ、 ３２・・・ストアマスクバッファ、 ３３・・・ストアデータバッファ、 ４０・・・データアレイ、 ５０・・・バッファ制御バッファ、 ５１・・・バッファ記憶装置、 ５２・・・ブロックアドレスレジスタ、２１．３４，３
５．５３・・・検出回路、６１．６２，６３，６４，６
５．６６ ・・・切替回路、 ７０・・・制御回路。

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置から読出されたデータをブロック単位に
   記憶するキャッシュメモリと、主記憶装置から読出され
   たデータを一時に１ブロック以上記憶するバッファ記憶
   装置と、主記憶装置へのストアデータを記憶するストア
   データバッファを有するキャッシュメモリ装置において
   、 キャッシュメモリが使用されていないアイドル状態を検
   出する手段と、 ストアデータバッファの残容量を監視する手段と、 ストアデータバッファの残容量が所定量以上で、かつア
   イドル状態が検出されると、バッファ記憶装置からキャ
   ッシュメモリへのデータの転送を起動する手段を有する
   ことを特徴とするキャッシュメモリ装置。