JPS6347979A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPS6347979A JPS6347979A JP61192364A JP19236486A JPS6347979A JP S6347979 A JPS6347979 A JP S6347979A JP 61192364 A JP61192364 A JP 61192364A JP 19236486 A JP19236486 A JP 19236486A JP S6347979 A JPS6347979 A JP S6347979A
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- JP
- Japan
- Prior art keywords
- thin film
- cdse
- polycrystalline thin
- deposited
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、絶縁性基板上に形成したカドミウムセレナ
イド（ＣｄＳｅ）多結晶薄膜を主体にして電界効果型ト
ランジスタを構成する薄膜トランジスタに関する。
イド（ＣｄＳｅ）多結晶薄膜を主体にして電界効果型ト
ランジスタを構成する薄膜トランジスタに関する。
従来の技術
Ｃｄ Ｓｅ多結晶を用いた薄膜トランジスタの従来の代
表的な構造を第３図に示している。
表的な構造を第３図に示している。
第３図において、１はガラス基板、２はゲート電極、３
はゲート絶縁膜、４はＣｄ Ｓｅ多結晶薄膜、５はソー
ス電極、６はドレイン電極であり、これらで電界効果型
の薄膜トランジスタが構成されている。なお、７はゲー
ト絶縁膜３とＣｄＳｅ多結晶薄膜４との界面をさし、８
はこの界面７と反対側にあたるＣｄ Ｓｅ多結晶薄膜４
の表面（図の上面側）をさす。以下の説明では、この表
面８のことをＣｄＳｅ多結晶薄膜４の裏面８と称する。
はゲート絶縁膜、４はＣｄ Ｓｅ多結晶薄膜、５はソー
ス電極、６はドレイン電極であり、これらで電界効果型
の薄膜トランジスタが構成されている。なお、７はゲー
ト絶縁膜３とＣｄＳｅ多結晶薄膜４との界面をさし、８
はこの界面７と反対側にあたるＣｄ Ｓｅ多結晶薄膜４
の表面（図の上面側）をさす。以下の説明では、この表
面８のことをＣｄＳｅ多結晶薄膜４の裏面８と称する。
上記の構成において、ソース電極５、ドレイン電極６、
ゲート電極２の電位をそれぞれ０ボルト、＋１０ボルト
、＋１０ボルトにすると、ＣｄＳｅ多結晶薄膜４の界面
７側に電子蓄積層が誘起されて、これがソース・ドレイ
ン間の電流のチャネルとなり、薄膜トランジスタはＯＮ
状態となる。
ゲート電極２の電位をそれぞれ０ボルト、＋１０ボルト
、＋１０ボルトにすると、ＣｄＳｅ多結晶薄膜４の界面
７側に電子蓄積層が誘起されて、これがソース・ドレイ
ン間の電流のチャネルとなり、薄膜トランジスタはＯＮ
状態となる。
ＯＦＦ状態はソース電極５、ドレイン電５６、ゲート電
極２の電位をそれぞれＯボルト、＋１０ボルト、０ボル
トにすることにより実現される。
極２の電位をそれぞれＯボルト、＋１０ボルト、０ボル
トにすることにより実現される。
ＯＦＦ状態におけるドレイン近傍でのバンド図が第４図
である。
である。
第４図において、２．３．４はそれぞれ前述のゲート電
極、ゲート絶縁膜、Ｃｄ Ｓｅ多結晶薄膜である。また
、９はゲート電極金属のフェルミ準位、１０はゲート絶
縁膜３の伝導帯の底端、１１はＣｄ Ｓｅ伝導帯の底端
、１２はＣｄＳｅ充満帯の上端、１３はＣｄＳｅのフェ
ルミ準位をそれぞれ示す。
極、ゲート絶縁膜、Ｃｄ Ｓｅ多結晶薄膜である。また
、９はゲート電極金属のフェルミ準位、１０はゲート絶
縁膜３の伝導帯の底端、１１はＣｄ Ｓｅ伝導帯の底端
、１２はＣｄＳｅ充満帯の上端、１３はＣｄＳｅのフェ
ルミ準位をそれぞれ示す。
ソース電極５の近傍では、ゲート電極２の電位とＣｄＳ
ｅ多結晶薄膜４の電位はほぼ等しい。しかしドレイン電
極６の近傍では、Ｃｄ Ｓｅ多結晶薄膜４の電位に比べ
てゲート電極２の電位は低くなる。
ｅ多結晶薄膜４の電位はほぼ等しい。しかしドレイン電
極６の近傍では、Ｃｄ Ｓｅ多結晶薄膜４の電位に比べ
てゲート電極２の電位は低くなる。
そのため、ドレイン寄シのＣｄＳｅ多結晶薄膜４の界面
７側に電子空乏層１４が発生する。この電子空乏層１＝
４は電流の通路にはならない。ＯＦＦ状態における電流
通路は、ＣｄＳｅ多結晶薄膜４のバンド平坦部１６と裏
面８側のバンド屈曲部１５である。
７側に電子空乏層１４が発生する。この電子空乏層１＝
４は電流の通路にはならない。ＯＦＦ状態における電流
通路は、ＣｄＳｅ多結晶薄膜４のバンド平坦部１６と裏
面８側のバンド屈曲部１５である。
発明が解決しようとする問題点
第３図に示した構造の従来の薄膜トランジスタでは、Ｏ
ＦＦ電流（ＯＦＦ状態において流れる電流）が比較的大
きく、しかも素子ごとのＯＦＦ電流のバラツキが太きい
という問題があった。
ＦＦ電流（ＯＦＦ状態において流れる電流）が比較的大
きく、しかも素子ごとのＯＦＦ電流のバラツキが太きい
という問題があった。
第４図で説明したように、ＯＦＦ電流の通路はバンド平
坦部１６と裏面８側のバンド屈曲部１５であυ、特にバ
ンド屈曲部１５が図のように下向きに屈曲している場合
、ここに電子蓄積層が発生して電流通路となるため、Ｏ
ＦＦ電流が相当に大きくなってしまう。
坦部１６と裏面８側のバンド屈曲部１５であυ、特にバ
ンド屈曲部１５が図のように下向きに屈曲している場合
、ここに電子蓄積層が発生して電流通路となるため、Ｏ
ＦＦ電流が相当に大きくなってしまう。
ＣｄＳｅ多結晶薄膜４の裏面８側のバンド屈曲部が上向
きに屈曲するか下向きに屈曲するかは、裏面８の表面状
態により゛決まる。従来技術では裏面８の表面状態を制
御していないため、ＯＦＦ電流が素子ごとに異なシ、Ｏ
ＦＦ電流の小さな薄膜トランジスタを均一に製造するこ
とは困難であった。
きに屈曲するか下向きに屈曲するかは、裏面８の表面状
態により゛決まる。従来技術では裏面８の表面状態を制
御していないため、ＯＦＦ電流が素子ごとに異なシ、Ｏ
ＦＦ電流の小さな薄膜トランジスタを均一に製造するこ
とは困難であった。
上記の問題を解消する技術として、従来、第５図に示す
二重ゲート構造が提案されている。
二重ゲート構造が提案されている。
第５図に示すように、ＣｄＳｅ多結晶薄膜４の前記裏面
側にもゲート絶縁膜１７を形成し、その上にゲート電極
１８を形成する。ゲート電極１８はゲート電極２と同電
位とする。この二重ゲート構造においては、ＯＦＦ状態
で、Ｃｄ Ｓｅ多結晶薄膜４の前記裏面側にも前記界面
側と同じ空乏層が発生するだめ、ＯＦＦ電流を小さく抑
えることができる。
側にもゲート絶縁膜１７を形成し、その上にゲート電極
１８を形成する。ゲート電極１８はゲート電極２と同電
位とする。この二重ゲート構造においては、ＯＦＦ状態
で、Ｃｄ Ｓｅ多結晶薄膜４の前記裏面側にも前記界面
側と同じ空乏層が発生するだめ、ＯＦＦ電流を小さく抑
えることができる。
このように二重ゲート構造で上記の問題を解消すること
ができるが、そのための付加構造が非常に複雑になると
いう別の問題がある。
ができるが、そのための付加構造が非常に複雑になると
いう別の問題がある。
この発明は上述した従来の問題点に鑑みなされたもので
、その目的は、素子構造をあまシ複雑化することなく、
Ｃｄ Ｓｅ多結晶を用いた薄膜トランジスタのＯＦＦ電
流を小さくし、かつＯＦＦ電流の素子ごとのバラツキを
小さくすることにある。
、その目的は、素子構造をあまシ複雑化することなく、
Ｃｄ Ｓｅ多結晶を用いた薄膜トランジスタのＯＦＦ電
流を小さくし、かつＯＦＦ電流の素子ごとのバラツキを
小さくすることにある。
問題点を解決するだめの手段
そこでこの発明では、Ｃｄ Ｓｅ多結晶薄膜のゲート絶
縁膜と反対側の面（前記裏面）をＰ型半導体で被覆する
構造とした。
縁膜と反対側の面（前記裏面）をＰ型半導体で被覆する
構造とした。
作用
上記ＣｄＳｅ多結晶薄膜と上記Ｐ型半導体とが接するこ
とにより、前記バンドが上側に屈曲し、両者の界面寄り
のＣｄ Ｓｅ多結晶薄膜側に電子の空乏層ができる。し
たがって、この部分はＯＦＦ電流の通路にはならない。
とにより、前記バンドが上側に屈曲し、両者の界面寄り
のＣｄ Ｓｅ多結晶薄膜側に電子の空乏層ができる。し
たがって、この部分はＯＦＦ電流の通路にはならない。
また、ＣｄＳｅ多結晶薄膜にＰ型半導体を接触させるこ
とで、この部分は常に一定のバンドの屈曲を示すため素
子特性は均一となる。
とで、この部分は常に一定のバンドの屈曲を示すため素
子特性は均一となる。
実施例
第１図は本発明の一実施例による薄膜トランジスタの構
造を示している。以下、これを製造工程に従って説明す
る。
造を示している。以下、これを製造工程に従って説明す
る。
ガラス基板１上にまずアルミニウムを蒸着し、リソグラ
フィ技術によりゲート電極２を形成する。
フィ技術によりゲート電極２を形成する。
次に、その上にアルミナをスパッタリング法により堆積
させてゲート絶縁膜３を形成する。次に、その上にＣｄ
Ｓｅ多結晶薄膜４を３００λ蒸着し、リフトオフ法に
より不要部分を取り除く。次に、その上にアルミニウム
を蒸着し、リフトオフ法でソース電極５とドレイン電極
６とを形成する。ここまでは従来（第３図）と同じ製造
工程である。
させてゲート絶縁膜３を形成する。次に、その上にＣｄ
Ｓｅ多結晶薄膜４を３００λ蒸着し、リフトオフ法に
より不要部分を取り除く。次に、その上にアルミニウム
を蒸着し、リフトオフ法でソース電極５とドレイン電極
６とを形成する。ここまでは従来（第３図）と同じ製造
工程である。
この発明ではさらに、上記素子の上面に、不要部分をリ
フトオフ法により取シ除くだめのレジメドパターンを形
成した後に、銅を２５０ｐｐｍ含んだカドミウムチルラ
イド（ＣｄＴｅ）焼結粉を蒸着源として、Ｐ型ＣｄＴｅ
多結晶薄膜１９を１０００＾蒸着し、リフトオフ法によ
シネ要部分を取シ除く。その結果、ＣｄＳｅ多結晶薄膜
４のゲート絶縁膜３と反対側の表面８がＰ型ＣｄＴｅ多
結晶薄膜１９で被覆された素子構造が完成する。
フトオフ法により取シ除くだめのレジメドパターンを形
成した後に、銅を２５０ｐｐｍ含んだカドミウムチルラ
イド（ＣｄＴｅ）焼結粉を蒸着源として、Ｐ型ＣｄＴｅ
多結晶薄膜１９を１０００＾蒸着し、リフトオフ法によ
シネ要部分を取シ除く。その結果、ＣｄＳｅ多結晶薄膜
４のゲート絶縁膜３と反対側の表面８がＰ型ＣｄＴｅ多
結晶薄膜１９で被覆された素子構造が完成する。
この構造の薄膜トランジスタにおいて、ソース電極５と
ゲート電極２の電位をＯボルトとし、ドレイン電極６を
＋１０ボルトとするとＯＦＦ状態になるが、このＯＦＦ
状態でのドレイン近傍のバンド図が第２図である。
ゲート電極２の電位をＯボルトとし、ドレイン電極６を
＋１０ボルトとするとＯＦＦ状態になるが、このＯＦＦ
状態でのドレイン近傍のバンド図が第２図である。
（’ｄＳｅ多結晶薄膜４のゲート絶縁膜３と反対側の表
面８をＰ型ＣｄＴｅ多結薄膜１９で被覆したことにより
、両者の界面のＣｄＳｅ側に電子空乏層が生じ、この部
分がＯＦＦ電流通路にならず、したがってＯＦＦ電流が
小さくなる。上記表面８側のバンド屈曲状態を一定に制
御することができるため、素子特性の均一性を高めるこ
とができる。
面８をＰ型ＣｄＴｅ多結薄膜１９で被覆したことにより
、両者の界面のＣｄＳｅ側に電子空乏層が生じ、この部
分がＯＦＦ電流通路にならず、したがってＯＦＦ電流が
小さくなる。上記表面８側のバンド屈曲状態を一定に制
御することができるため、素子特性の均一性を高めるこ
とができる。
なお、上記の実施例ではＣｄ Ｓｅ多結晶薄膜４の表面
８を被覆するＰ型半導体としてＰ型ＣｄＴｅ多結晶を用
いたが、これはＰ型非晶質シリコン等の他のものでも良
く、上記と同様な作用効果が得られる。Ｐ型非晶質シリ
コンは、基板温度を３００Ｃ以下とし、ジボランを含む
シランガスのプラズマＣＶＤ法により堆積させることが
できる・発明の効果 以上詳細に説明したように、この発明によれば、Ｃｄ
Ｓｅ多結晶薄膜のゲート絶縁膜と反対側の表面をＰ型半
導体で被覆するという簡単な改良手段でもって、この種
の薄膜トランジスタの、ＯＦＦ電流を小さくすることが
できるとともに、素子特性の均一性を高めることができ
る。
８を被覆するＰ型半導体としてＰ型ＣｄＴｅ多結晶を用
いたが、これはＰ型非晶質シリコン等の他のものでも良
く、上記と同様な作用効果が得られる。Ｐ型非晶質シリ
コンは、基板温度を３００Ｃ以下とし、ジボランを含む
シランガスのプラズマＣＶＤ法により堆積させることが
できる・発明の効果 以上詳細に説明したように、この発明によれば、Ｃｄ
Ｓｅ多結晶薄膜のゲート絶縁膜と反対側の表面をＰ型半
導体で被覆するという簡単な改良手段でもって、この種
の薄膜トランジスタの、ＯＦＦ電流を小さくすることが
できるとともに、素子特性の均一性を高めることができ
る。
第１図は本発明の一実施例による薄膜トランジスタの概
略構造図、第２図は第１図のもののＯＦＦ状態でのバン
ド図、第３図は従来の代表的な薄膜トランジスタの概略
構造図、第４図は第３図のもののＯＦＦ状態でのバンド
図、第５図は従来の二重ゲート構造の薄膜トランジスタ
の概略構造図である。 １・・・ガラス基板、２・・・ゲート電極、３・・・ゲ
ート絶縁膜、４・・・ＣｄＳｅ多結晶薄膜、５・・・ソ
ース電極、６・・・ドレイン電極、１９・・・Ｐ型Ｃｄ
Ｔｅ多結晶薄膜代理人の氏名 弁理士 中 尾 敏 男
ほか１名１ｍ ｔ ２ ！！１ ？ ３ ４
、 グｑ：″Ｈ
略構造図、第２図は第１図のもののＯＦＦ状態でのバン
ド図、第３図は従来の代表的な薄膜トランジスタの概略
構造図、第４図は第３図のもののＯＦＦ状態でのバンド
図、第５図は従来の二重ゲート構造の薄膜トランジスタ
の概略構造図である。 １・・・ガラス基板、２・・・ゲート電極、３・・・ゲ
ート絶縁膜、４・・・ＣｄＳｅ多結晶薄膜、５・・・ソ
ース電極、６・・・ドレイン電極、１９・・・Ｐ型Ｃｄ
Ｔｅ多結晶薄膜代理人の氏名 弁理士 中 尾 敏 男
ほか１名１ｍ ｔ ２ ！！１ ？ ３ ４
、 グｑ：″Ｈ
Claims (3)
- （１）ＣｄＳｅ薄膜の一方の面にゲート絶縁膜を介して
ゲート電極を配置するとともに該ＣｄＳｅ多結晶薄膜の
所定部分にソース電極とドレイン電極を配置し、かつ該
ＣｄＳｅ多結晶薄膜の他方の表面をＰ型半導体で被覆し
た薄膜トランジスタ。 - （２）Ｐ型半導体としてＰ型ＣｄＴｅ多結晶を用いた特
許請求の範囲第１項記載の薄膜トランジスタ。 - （３）Ｐ型半導体としてＰ型非晶質シリコンを用いた特
許請求の範囲第１項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192364A JPS6347979A (ja) | 1986-08-18 | 1986-08-18 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192364A JPS6347979A (ja) | 1986-08-18 | 1986-08-18 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347979A true JPS6347979A (ja) | 1988-02-29 |
Family
ID=16290052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61192364A Pending JPS6347979A (ja) | 1986-08-18 | 1986-08-18 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347979A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034340A (en) * | 1988-02-26 | 1991-07-23 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5075746A (en) * | 1988-07-19 | 1991-12-24 | Agency Of Industrial Science And Technology | Thin film field effect transistor and a method of manufacturing the same |
| US5821565A (en) * | 1988-06-29 | 1998-10-13 | Hitachi, Ltd. | Thin film transistor structure having increased on-current |
-
1986
- 1986-08-18 JP JP61192364A patent/JPS6347979A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034340A (en) * | 1988-02-26 | 1991-07-23 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5821565A (en) * | 1988-06-29 | 1998-10-13 | Hitachi, Ltd. | Thin film transistor structure having increased on-current |
| US5981973A (en) * | 1988-06-29 | 1999-11-09 | Hitachi, Ltd. | Thin film transistor structure having increased on-current |
| US5075746A (en) * | 1988-07-19 | 1991-12-24 | Agency Of Industrial Science And Technology | Thin film field effect transistor and a method of manufacturing the same |
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