JPH01227293A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH01227293A JPH01227293A JP63053143A JP5314388A JPH01227293A JP H01227293 A JPH01227293 A JP H01227293A JP 63053143 A JP63053143 A JP 63053143A JP 5314388 A JP5314388 A JP 5314388A JP H01227293 A JPH01227293 A JP H01227293A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- inversion
- address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 108091058543 REG3 Proteins 0.000 description 2
- 102100027336 Regenerating islet-derived protein 3-alpha Human genes 0.000 description 2
- 101500021165 Aplysia californica Myomodulin-A Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１組のアドレスコードおよび特定のアドレス
−ビットに応じ、複数のデータ中から対応するデータを
老択して送出するメモリ回路に関するものである。
−ビットに応じ、複数のデータ中から対応するデータを
老択して送出するメモリ回路に関するものである。
第２図は従来例のブロック図であり、アドレスデコーダ
（以下、ＡＤＥＣ）１、主メモリ（以下、ＭＭ）２、お
よび、レジスタ（以下、ＲＥＧ）３を設け、ＡＤＥＣｌ
の下位ビット入力へ１組のアドレスコード４を与えると
共に、最上位ビット入力へ特定のビットとしてＲＥＧ３
の出力を与え、これに応するＡＤＥＣｌのデコード出力
によりＭＭ２のアドレス指定を行ない、これによりＭ
Ｍ ２のデータを選択して送出データ５とし、かつ、Ｍ
Ｍ２より送出される送出データ５のディスパリティを表
わすディスパリティ信号ＤＰをＲＥＧ３により保持させ
、これをＡＤＥＣｌへ与えるものとなっている。
（以下、ＡＤＥＣ）１、主メモリ（以下、ＭＭ）２、お
よび、レジスタ（以下、ＲＥＧ）３を設け、ＡＤＥＣｌ
の下位ビット入力へ１組のアドレスコード４を与えると
共に、最上位ビット入力へ特定のビットとしてＲＥＧ３
の出力を与え、これに応するＡＤＥＣｌのデコード出力
によりＭＭ２のアドレス指定を行ない、これによりＭ
Ｍ ２のデータを選択して送出データ５とし、かつ、Ｍ
Ｍ２より送出される送出データ５のディスパリティを表
わすディスパリティ信号ＤＰをＲＥＧ３により保持させ
、これをＡＤＥＣｌへ与えるものとなっている。
したがって、例えば、特定状頭のデータ群と、これと反
転関係を有する他のデータ群とをエリア別にＭＭ２へ格
納しておくことにより、１組のアドレスコード４により
複数のデータ中から所望のものを選択して匝み出すこと
ができる。
転関係を有する他のデータ群とをエリア別にＭＭ２へ格
納しておくことにより、１組のアドレスコード４により
複数のデータ中から所望のものを選択して匝み出すこと
ができる。
しかし、第２図の構成においては、ＭＭ２が複数のデー
タを各エリア毎に格納していることを要し、これらのア
ドレスとＡＤＥＣｌのデコード出力とを１＝１により対
応させねはならず、ＭＭ２の容量に応じて回路規模が大
となり、高価となる欠点を生じている。
タを各エリア毎に格納していることを要し、これらのア
ドレスとＡＤＥＣｌのデコード出力とを１＝１により対
応させねはならず、ＭＭ２の容量に応じて回路規模が大
となり、高価となる欠点を生じている。
前述の課題を解決するため、本発明はっぎの手段により
構成するものとなっている。
構成するものとなっている。
すなわち、上述のメモリ回路において、枚数のデータを
格納したＭＭと、アドレスコードにしたがうデコード出
力中対応する複数のデータが同等もしくは反転する関係
となるビットをＭＭへ与えると共に複数のデータが同等
もしくは反転しない関係となるビットを第１の補助メモ
リへ与えるＡＤＥＣと、ＡＤＥＣのデコード出力および
ＲＥＧの内容に応するアドレス指定信号を送出しＭ Ｍ
へ与える第１の補助メモリと、ＭＭの送出°するディス
パリティ信号およびＲＥＧの内容に応じ反転有無を示す
反転信号およびスティタス信号を送出しこのスティタス
信号によりＲＥＧの内容を１Ｎｆｉする第２の補助メモ
リと、反転仏事に応じλＩＭからの送出データの反転有
無を定める反転器とを備えたものである。
格納したＭＭと、アドレスコードにしたがうデコード出
力中対応する複数のデータが同等もしくは反転する関係
となるビットをＭＭへ与えると共に複数のデータが同等
もしくは反転しない関係となるビットを第１の補助メモ
リへ与えるＡＤＥＣと、ＡＤＥＣのデコード出力および
ＲＥＧの内容に応するアドレス指定信号を送出しＭ Ｍ
へ与える第１の補助メモリと、ＭＭの送出°するディス
パリティ信号およびＲＥＧの内容に応じ反転有無を示す
反転信号およびスティタス信号を送出しこのスティタス
信号によりＲＥＧの内容を１Ｎｆｉする第２の補助メモ
リと、反転仏事に応じλＩＭからの送出データの反転有
無を定める反転器とを備えたものである。
したがって、反転器によりＭＭの送出データがそのまま
あるいは反転されて送出されるものとなり、かつ、第１
の補助メモリがアドレス指定に関与し、特定状態のデー
タと、これと反転関係を有するデータとが選択に応じて
送出される。
あるいは反転されて送出されるものとなり、かつ、第１
の補助メモリがアドレス指定に関与し、特定状態のデー
タと、これと反転関係を有するデータとが選択に応じて
送出される。
以下、実施例を示す第１図のブロック図によって本発明
の詳細な説明する。
の詳細な説明する。
同図においては、１組のアドレスコード４が与えられる
ＡＤＥＣｌのデコード出力中、対応する複数の送出デー
タ５が同等もしくは反転する関係となるビットをＭＭ２
のアドレス入力へ与えると共に、同様の送出データ５が
同等もしくは反転しない関係となるビットを第１の補助
メモリ（以下、Ｓ Ｍ ） ６へ与えておシ、３Ｍ６に
はＲＥＧ７の出力も与えられている。
ＡＤＥＣｌのデコード出力中、対応する複数の送出デー
タ５が同等もしくは反転する関係となるビットをＭＭ２
のアドレス入力へ与えると共に、同様の送出データ５が
同等もしくは反転しない関係となるビットを第１の補助
メモリ（以下、Ｓ Ｍ ） ６へ与えておシ、３Ｍ６に
はＲＥＧ７の出力も与えられている。
３Ｍ６は、ＡＤＥＣｌのデコード出力およびＲＥＧ７の
内容に応するアドレス指定信号を送出し、ＭＭ２へ与え
ており、ＭＭ２は、ＡＤＥＣｌおよび３Ｍ６の各出力に
応じてデータを送出すると共に、これのディスパリティ
を示すディスパリティ信号ＤＰを送出し、これを第２の
８Ｍ８へ与えている。
内容に応するアドレス指定信号を送出し、ＭＭ２へ与え
ており、ＭＭ２は、ＡＤＥＣｌおよび３Ｍ６の各出力に
応じてデータを送出すると共に、これのディスパリティ
を示すディスパリティ信号ＤＰを送出し、これを第２の
８Ｍ８へ与えている。
８Ｍ８は、ディスパリティ信号ＤＰおよびＲＥＧ７の内
容に応じ、送出データ５の反転有無を示す反転信号Ｉｓ
を送出すると共に、送出データ５の状伸を示すスティタ
ス信号ＳＴを送出しておジ、これによりＲＥＧ７の内容
を更新するものとなっている。
容に応じ、送出データ５の反転有無を示す反転信号Ｉｓ
を送出すると共に、送出データ５の状伸を示すスティタ
ス信号ＳＴを送出しておジ、これによりＲＥＧ７の内容
を更新するものとなっている。
また、ＭＭ２の出力には反転器（以下、ＩＮＶ）９が挿
入されておシ、これが反転信号ＩＳに応じて送出データ
５の反転有無を定めるものとなっている。
入されておシ、これが反転信号ＩＳに応じて送出データ
５の反転有無を定めるものとなっている。
したがって、８Ｍ８により送出データ５のＩＮＶ９によ
る反転有無が制（至）されると共に、３Ｍ６がＭＭ２の
アドレス指定に関与し、これらの何部により全般的な回
路規模の増大が低減される。
る反転有無が制（至）されると共に、３Ｍ６がＭＭ２の
アドレス指定に関与し、これらの何部により全般的な回
路規模の増大が低減される。
以上の説明により明らかなとおり本発明によれば、ＭＭ
のアドレス指定に関与する第１のＳＭと、出力データの
反転有無を定めるＩＮＶと、これを制御する第２のＳＭ
とを備えたことにより、ＡＤＥＣとＭＭの回路規模増大
が低減され、各種電子装置のメモリ回路において顕著な
効果が得られる。
のアドレス指定に関与する第１のＳＭと、出力データの
反転有無を定めるＩＮＶと、これを制御する第２のＳＭ
とを備えたことにより、ＡＤＥＣとＭＭの回路規模増大
が低減され、各種電子装置のメモリ回路において顕著な
効果が得られる。
第１図は本発明の実施例を示すブロック図、第２図は従
来例のブロック図である。 １・会・拳アドレスデコーダ、２・会・会主メモリ、４
．・０．アドレスコード、５＊＊ｅ＊送出データ、６．
８−−・、補助メモリ、７０．。 φレジスタ。
来例のブロック図である。 １・会・拳アドレスデコーダ、２・会・会主メモリ、４
．・０．アドレスコード、５＊＊ｅ＊送出データ、６．
８−−・、補助メモリ、７０．。 φレジスタ。
Claims (1)
- １組のアドレスコードおよび特定のアドレスビットに応
じ、複数のデータ中から対応するデータを選択して送出
するメモリ回路において、複数のデータを格納した主メ
モリと、アドレスコードにしたがうデコード出力中対応
する前記複数のデータが同等もしくは反転する関係とな
るビットを前記主メモリへ与えると共に前記複数のデー
タが同等もしくは反転しない関係となるビットを第１の
補助メモリへ与えるアドレスデコーダと、該アドレスデ
コーダのデコード出力およびレジスタの内容に応するア
ドレス指定信号を送出し前記主メモリへ与える前記第１
の補助メモリと、前記主メモリの送出するディスパリテ
イ信号および前記レジスタの内容に応じ反転有無を示す
反転信号およびステイタス信号を送出し該ステイタス信
号により前記レジスタの内容を更新する第２の補助メモ
リと、前記反転信号に応じ前記主メモリからの送出デー
タの反転有無を定める反転器とを備えたことを特徴とす
るメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053143A JPH01227293A (ja) | 1988-03-07 | 1988-03-07 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053143A JPH01227293A (ja) | 1988-03-07 | 1988-03-07 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01227293A true JPH01227293A (ja) | 1989-09-11 |
Family
ID=12934609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053143A Pending JPH01227293A (ja) | 1988-03-07 | 1988-03-07 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01227293A (ja) |
-
1988
- 1988-03-07 JP JP63053143A patent/JPH01227293A/ja active Pending
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