JPH01230247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01230247A JPH01230247A JP644889A JP644889A JPH01230247A JP H01230247 A JPH01230247 A JP H01230247A JP 644889 A JP644889 A JP 644889A JP 644889 A JP644889 A JP 644889A JP H01230247 A JPH01230247 A JP H01230247A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体装置の製造方法、特にストッパーを形成
する製造方法に関する。 第１図に従来のストッパー製造方法を示して説明する。 第１図（ａ）でシリコン基板１にシリコン酸化膜２を形
成しＮ型ウェルを形成するための窓をあけ、レジスト３
をマスクとしてイオン注入により該Ｎ型ウェル４を形成
する。レジスト３を剥離した後、第１図（ｂ）のように
全面にシリコン酸化膜５を形成する。Ｎ型ウェルを形成
する方法と同じ工程で第１図（Ｃ）のようにＰ型ウェル
８を形成した後、同図（ｄ）のようにシリコン酸化膜９
を全面に形成する。最後にＰ型ストッパーを形成するた
めの窓をあけ、レジス「１１をマスクとして第１図（ｅ
）のように該Ｐ型ストッパー１２を形成する。このよう
な従来の製造方法ではマスクずれ等により余裕をもたせ
てそれぞれのウェル及びストッパーを形成しなければな
らなかった。これは素子の高集積比を図る上で非常に不
都合である。 本発明は以上の欠点を改良したものである。本発明の目
的とするところは、自己整合となっているＰ型及びＮ型
ウェルのＰ型つェル内にＰ型ストッパーを自己整合で形
成することにより素子の高集積化を図ることができると
ころにある。 本発明の一実施例を第２図に従って説明する。 第２図（ａ）でシリコン基板１３にシリコン酸化膜１４
ｈシリコン窒化膜１５を形成した後、Ｎ型ウェルを形成
するだめの窓をあけ、レジスト１６をマスクとしてイオ
ン注入により該Ｎ型ウェル１７を形成する。レジスト１
６を剥離した後、シリコン窒化膜１５をマスクとして選
択酸化を行ないシリコン酸化膜１８を形成したのが第２
図（ｂ）である。 次に第２図（Ｃ）のようにシリコン窒化Ｉｔ！１１１５
を除去し、その下のシリコン酸化膜をエツチングすると
選択酸化をした部分にシリコン酸化膜１９が残る。 該シリコン酸化膜１９をマスクとしてイオン注入により
Ｐ型ウェル２０を形成する。さらに第２図（ｄ）のよう
に全面にシリコン酸化膜２１を形成した後、同図（ｅ）
のようにＰ型ストッパーを形成するための窓をあけ、レ
ジスト２２及びシリコン酸化膜２３をマスクとしてＳｉ
Ｐ型ストッパー２４を形成する。上記で説明した本発明
による製造方法によれば、おのおのが自己整合となるＰ
型、Ｎ型ウェルにおいて、さらにＰ型ストッパーが自己
整合で形成されるためにマスクずれ等による余裕をもた
せる必要はなくなり、それによりウェルの面積を２０〜
３０％小さくすることができる。 以上のように本発明は素子の高集積化を図ったものであ
る。
する製造方法に関する。 第１図に従来のストッパー製造方法を示して説明する。 第１図（ａ）でシリコン基板１にシリコン酸化膜２を形
成しＮ型ウェルを形成するための窓をあけ、レジスト３
をマスクとしてイオン注入により該Ｎ型ウェル４を形成
する。レジスト３を剥離した後、第１図（ｂ）のように
全面にシリコン酸化膜５を形成する。Ｎ型ウェルを形成
する方法と同じ工程で第１図（Ｃ）のようにＰ型ウェル
８を形成した後、同図（ｄ）のようにシリコン酸化膜９
を全面に形成する。最後にＰ型ストッパーを形成するた
めの窓をあけ、レジス「１１をマスクとして第１図（ｅ
）のように該Ｐ型ストッパー１２を形成する。このよう
な従来の製造方法ではマスクずれ等により余裕をもたせ
てそれぞれのウェル及びストッパーを形成しなければな
らなかった。これは素子の高集積比を図る上で非常に不
都合である。 本発明は以上の欠点を改良したものである。本発明の目
的とするところは、自己整合となっているＰ型及びＮ型
ウェルのＰ型つェル内にＰ型ストッパーを自己整合で形
成することにより素子の高集積化を図ることができると
ころにある。 本発明の一実施例を第２図に従って説明する。 第２図（ａ）でシリコン基板１３にシリコン酸化膜１４
ｈシリコン窒化膜１５を形成した後、Ｎ型ウェルを形成
するだめの窓をあけ、レジスト１６をマスクとしてイオ
ン注入により該Ｎ型ウェル１７を形成する。レジスト１
６を剥離した後、シリコン窒化膜１５をマスクとして選
択酸化を行ないシリコン酸化膜１８を形成したのが第２
図（ｂ）である。 次に第２図（Ｃ）のようにシリコン窒化Ｉｔ！１１１５
を除去し、その下のシリコン酸化膜をエツチングすると
選択酸化をした部分にシリコン酸化膜１９が残る。 該シリコン酸化膜１９をマスクとしてイオン注入により
Ｐ型ウェル２０を形成する。さらに第２図（ｄ）のよう
に全面にシリコン酸化膜２１を形成した後、同図（ｅ）
のようにＰ型ストッパーを形成するための窓をあけ、レ
ジスト２２及びシリコン酸化膜２３をマスクとしてＳｉ
Ｐ型ストッパー２４を形成する。上記で説明した本発明
による製造方法によれば、おのおのが自己整合となるＰ
型、Ｎ型ウェルにおいて、さらにＰ型ストッパーが自己
整合で形成されるためにマスクずれ等による余裕をもた
せる必要はなくなり、それによりウェルの面積を２０〜
３０％小さくすることができる。 以上のように本発明は素子の高集積化を図ったものであ
る。
第１図は従来のストッパーを形成する方法を示す図であ
り、第２図は本発明によるストッパーを形成する方法を
示す図である。 １３・・・シリコン基板 １４．１８，１９，２１．２３・・・ シリコン酸化膜 １５・・・シリコン窒化膜 １６．２２・・・レジスト １７・・・Ｎ型ウェル ２０・・・Ｐ型ウェル ２４・・・Ｐ型ストンバー 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上柳雅誉 他１名 第１図 第２図 手続補正書く自発） １、事件の表示 乙） ′−ご）の 、”、ｔ−７−２，−ピ平成 １年
１月１３日付提出の特許願（６）２、発明の名称 半導体装置 ３、補正する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 連絡先６３４８−８５３１ 内線３００〜３０２５、
補正の対象 明 細 書（全文補正） 明細書 １、発明の名称 半導体装置 ２、特許請求の範囲 ヨ 】 ３、発明の詳細な説明 本発明は半導体装置に係り、特に互いに自己整合的に形
成されたＰ型ウェル、Ｎ型ウェル及びストッパーを有す
る半導体装置の構造に関する。 第１図（ａ）〜（ｅ）に従来のストッパー製造方法を示
して説明する。第１図中で１はシリコン基板、２゜５．
６，９．１０はシリコン酸化膜、３，７．１１はレジス
ト、４はＮ型ウェル、８はＰ型ウェル、１２はＰ型スト
ッパーである。第１図（ａ）でシリコン基板１にシリコ
ン酸化膜２を形成しＮ型ウェルを形成するための窓をあ
け、レジスト３をマスクとしてイオン注入により該Ｎ型
ウェル４を形成する。レジスト３を剥離した後、第１図
（ｂ）のように全面にシリコン酸化膜５を形成する。Ｎ
型ウェルを形成する方法と同じ工程で第１図（Ｃ）のよ
うにＰ型ウェル８を形成した後、同図（ｄ）のようにシ
リコン酸化膜９を全面に形成する。最後にＰ型ストッパ
ーを形成するための窓をあけ、レジスト１１をマスクと
して第１図（ｅ）のように該Ｐ型ストッパー１２を形成
する。このような従来の製造方法ではマスクずれ等によ
り余裕をもたせてそれぞれのつエル及びストッパーを形
成しなければならなかった。これは素子の高集積化を図
る上で非常に不都合である。 本発明は以上の欠点を改良したものである。本発明の目
的とするところは、自己整合となっているＰ型及びＮ型
ウェルの、例えばＰ型つェル内にＰ型ストッパーを自己
整合で形成することにより素子の高集積化を図ることが
できる半導体装置の構造を提供するところにある。 本発明の一実施例を第２図（ａ）〜（ｅ）に従って説明
する。第２図中で１３はシリコン基板、１４．１８．１
９，２１．２３はシリコン酸化膜、１５はシリコン窒化
膜、１６．２２はレジスト、１７はＮ型ウェル、２０は
Ｐ型ウェル、２４はＰ型ストッパーである。第２図（ａ
）でシリコン基板１３にシリコン酸化膜１４、シリコン
窒化膜１５を形成した後、Ｎ型ウェルを形成するための
窓をあけ、レジスト１６をマスクとしてイオン注入によ
り該Ｎ型ウェル１７を形成する。レジスト１６を剥離し
た後、シリコン窒化膜１５をマスクとして選択酸化を行
ないシリコン酸化膜１８を形成したのが第２図（ｂ）で
ある。ここで、シリコン酸化膜１８は選択酸化により形
成されたので、Ｎ型ウェル１７の表面はＮ型ウェル１７
が存在しないシリコン基板１３の表面よりも低く設けら
れている。これが、この実施例の構造的な特徴である。 次に第２図（Ｃ）のようにシリコン窒化膜１５を除去し
、その下のシリコン酸化膜をエツチングすると選択酸化
をした部分にシリコン酸化膜１９が残る。該シリコン酸
化膜１９をマスクとしてイオン注入によりＰ型ウェル２
０を形成する。さらに第２図（ｄ）のように全面にシリ
コン酸化膜２１を形成した後、同図（ｅ）のようにＰ型
ストッパーを形成するための窓をあけ、レジスト２２及
びシリコン酸化膜２３をマスクとして該Ｐ型ストッパー
２４を形成する。上記で説明した本実施例による半導体
装置の製造方法によれば、おのおのが自己整合となるＰ
型、Ｎ型ウェルにおいて、さらにＰ型ストッパーが自己
整合で形成されるためにマスクずれ等による余裕をもた
せる必要はなくなり、それによりウェルの面積を２０〜
３０％小さくすることができる。 このように、本発明の特徴は表面が他の領域のシリコン
基板表面よりも低い第１導電型ウエル領域と、その第１
導電型ウエル領域に自己整合で形成され、かつその第１
導電型ウエル領域の表面より高い表面を持つ第２導電型
ウエル領域と、その第２導電型ウエル領域中に第１導電
型ウエル領域に対して自己整合で形成された第２導電型
ストツパー領域を有する半導体装置の構造である。 また、本発明は前述のようにウェル領域やストッパー領
域を形成した後に従来から良く知られている方法により
、例えばゲート電極、ソース領域、ドレイン領域、各種
配線を形成して素子を設けるものであるが、ここでは省
略している。 以上のように本発明は素子の高集積化を図った構造を持
つ半導体装置が得られるものである。
り、第２図は本発明によるストッパーを形成する方法を
示す図である。 １３・・・シリコン基板 １４．１８，１９，２１．２３・・・ シリコン酸化膜 １５・・・シリコン窒化膜 １６．２２・・・レジスト １７・・・Ｎ型ウェル ２０・・・Ｐ型ウェル ２４・・・Ｐ型ストンバー 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上柳雅誉 他１名 第１図 第２図 手続補正書く自発） １、事件の表示 乙） ′−ご）の 、”、ｔ−７−２，−ピ平成 １年
１月１３日付提出の特許願（６）２、発明の名称 半導体装置 ３、補正する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 連絡先６３４８−８５３１ 内線３００〜３０２５、
補正の対象 明 細 書（全文補正） 明細書 １、発明の名称 半導体装置 ２、特許請求の範囲 ヨ 】 ３、発明の詳細な説明 本発明は半導体装置に係り、特に互いに自己整合的に形
成されたＰ型ウェル、Ｎ型ウェル及びストッパーを有す
る半導体装置の構造に関する。 第１図（ａ）〜（ｅ）に従来のストッパー製造方法を示
して説明する。第１図中で１はシリコン基板、２゜５．
６，９．１０はシリコン酸化膜、３，７．１１はレジス
ト、４はＮ型ウェル、８はＰ型ウェル、１２はＰ型スト
ッパーである。第１図（ａ）でシリコン基板１にシリコ
ン酸化膜２を形成しＮ型ウェルを形成するための窓をあ
け、レジスト３をマスクとしてイオン注入により該Ｎ型
ウェル４を形成する。レジスト３を剥離した後、第１図
（ｂ）のように全面にシリコン酸化膜５を形成する。Ｎ
型ウェルを形成する方法と同じ工程で第１図（Ｃ）のよ
うにＰ型ウェル８を形成した後、同図（ｄ）のようにシ
リコン酸化膜９を全面に形成する。最後にＰ型ストッパ
ーを形成するための窓をあけ、レジスト１１をマスクと
して第１図（ｅ）のように該Ｐ型ストッパー１２を形成
する。このような従来の製造方法ではマスクずれ等によ
り余裕をもたせてそれぞれのつエル及びストッパーを形
成しなければならなかった。これは素子の高集積化を図
る上で非常に不都合である。 本発明は以上の欠点を改良したものである。本発明の目
的とするところは、自己整合となっているＰ型及びＮ型
ウェルの、例えばＰ型つェル内にＰ型ストッパーを自己
整合で形成することにより素子の高集積化を図ることが
できる半導体装置の構造を提供するところにある。 本発明の一実施例を第２図（ａ）〜（ｅ）に従って説明
する。第２図中で１３はシリコン基板、１４．１８．１
９，２１．２３はシリコン酸化膜、１５はシリコン窒化
膜、１６．２２はレジスト、１７はＮ型ウェル、２０は
Ｐ型ウェル、２４はＰ型ストッパーである。第２図（ａ
）でシリコン基板１３にシリコン酸化膜１４、シリコン
窒化膜１５を形成した後、Ｎ型ウェルを形成するための
窓をあけ、レジスト１６をマスクとしてイオン注入によ
り該Ｎ型ウェル１７を形成する。レジスト１６を剥離し
た後、シリコン窒化膜１５をマスクとして選択酸化を行
ないシリコン酸化膜１８を形成したのが第２図（ｂ）で
ある。ここで、シリコン酸化膜１８は選択酸化により形
成されたので、Ｎ型ウェル１７の表面はＮ型ウェル１７
が存在しないシリコン基板１３の表面よりも低く設けら
れている。これが、この実施例の構造的な特徴である。 次に第２図（Ｃ）のようにシリコン窒化膜１５を除去し
、その下のシリコン酸化膜をエツチングすると選択酸化
をした部分にシリコン酸化膜１９が残る。該シリコン酸
化膜１９をマスクとしてイオン注入によりＰ型ウェル２
０を形成する。さらに第２図（ｄ）のように全面にシリ
コン酸化膜２１を形成した後、同図（ｅ）のようにＰ型
ストッパーを形成するための窓をあけ、レジスト２２及
びシリコン酸化膜２３をマスクとして該Ｐ型ストッパー
２４を形成する。上記で説明した本実施例による半導体
装置の製造方法によれば、おのおのが自己整合となるＰ
型、Ｎ型ウェルにおいて、さらにＰ型ストッパーが自己
整合で形成されるためにマスクずれ等による余裕をもた
せる必要はなくなり、それによりウェルの面積を２０〜
３０％小さくすることができる。 このように、本発明の特徴は表面が他の領域のシリコン
基板表面よりも低い第１導電型ウエル領域と、その第１
導電型ウエル領域に自己整合で形成され、かつその第１
導電型ウエル領域の表面より高い表面を持つ第２導電型
ウエル領域と、その第２導電型ウエル領域中に第１導電
型ウエル領域に対して自己整合で形成された第２導電型
ストツパー領域を有する半導体装置の構造である。 また、本発明は前述のようにウェル領域やストッパー領
域を形成した後に従来から良く知られている方法により
、例えばゲート電極、ソース領域、ドレイン領域、各種
配線を形成して素子を設けるものであるが、ここでは省
略している。 以上のように本発明は素子の高集積化を図った構造を持
つ半導体装置が得られるものである。
第１図は従来の半導体装置の製造方法を示す図であり、
第２図は本発明による半導体装置の製造方法を示す図で
ある。 １．１３・・・シリコン基板 ２．５，６，９，１０，１４，１８゜ １９．２１．２３・・・シリコン酸化膜１５・・・シリ
コン窒化膜 ３．７，１１．１６．２２・・・レジスト４．１７・・
・Ｎ型ウェル ８．２０・・・Ｐ型ウェル １２．２４・・・Ｐ型ストッパー 以上
第２図は本発明による半導体装置の製造方法を示す図で
ある。 １．１３・・・シリコン基板 ２．５，６，９，１０，１４，１８゜ １９．２１．２３・・・シリコン酸化膜１５・・・シリ
コン窒化膜 ３．７，１１．１６．２２・・・レジスト４．１７・・
・Ｎ型ウェル ８．２０・・・Ｐ型ウェル １２．２４・・・Ｐ型ストッパー 以上
Claims (1)
- シリコン基板内に該シリコン基板よりも濃度の高い同
タイプのウェル及び逆タイプのウェルを形成してなる半
導体集積回路のストッパー形成において、該シリコン基
板上にシリコン酸化膜及びシリコン窒化膜を形成する工
程と、ホトエッチによりＮ型ウェルを形成するための窓
をあけ該Ｎ型ウェルを形成する工程と、前記シリコン窒
化膜をマスクとして前記Ｎ型ウェル上に選択酸化膜を形
成する工程と、前記シリコン窒化膜を除去した後、前記
選択酸化膜をマスクとしてＰ型ウェルを形成する工程と
、さらに全面を酸化しＰ型ストッパーを形成するための
窓をあけ、レジスト及び前記選択酸化膜をマスクとして
該Ｐ型ストッパーを形成する工程とを備えたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP644889A JPH01230247A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP644889A JPH01230247A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13805579A Division JPS5661139A (en) | 1979-10-25 | 1979-10-25 | Manufacture of semiconductor device |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048760A Division JPH0575042A (ja) | 1992-03-05 | 1992-03-05 | 半導体装置 |
| JP4048761A Division JP2602142B2 (ja) | 1992-03-05 | 1992-03-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01230247A true JPH01230247A (ja) | 1989-09-13 |
Family
ID=11638704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP644889A Pending JPH01230247A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01230247A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113476A (en) * | 1975-03-31 | 1976-10-06 | Fujitsu Ltd | Semiconductor device manufacturing system |
| JPS5292489A (en) * | 1976-01-30 | 1977-08-03 | Hitachi Ltd | Manufacture of c-mis semiconductor |
-
1989
- 1989-01-13 JP JP644889A patent/JPH01230247A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113476A (en) * | 1975-03-31 | 1976-10-06 | Fujitsu Ltd | Semiconductor device manufacturing system |
| JPS5292489A (en) * | 1976-01-30 | 1977-08-03 | Hitachi Ltd | Manufacture of c-mis semiconductor |
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