JPS5856468A - 半導体製造方法 - Google Patents
半導体製造方法Info
- Publication number
- JPS5856468A JPS5856468A JP56155284A JP15528481A JPS5856468A JP S5856468 A JPS5856468 A JP S5856468A JP 56155284 A JP56155284 A JP 56155284A JP 15528481 A JP15528481 A JP 15528481A JP S5856468 A JPS5856468 A JP S5856468A
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- JP
- Japan
- Prior art keywords
- film
- impurity
- gate
- rom
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に係り％特にワンチッ
プマイクロコンピュータ等に内蔵される半導体マスクＲ
ＯＭ （Ｒｅａｄ ＯｎｌｙＭｓｍｏｒｙ ）の形成に
用いて好適な半導体装置の製造方法に関する。
プマイクロコンピュータ等に内蔵される半導体マスクＲ
ＯＭ （Ｒｅａｄ ＯｎｌｙＭｓｍｏｒｙ ）の形成に
用いて好適な半導体装置の製造方法に関する。
従来、ワンチップマイク−コンピュータのｆｆｉ憶装置
、特にユーザの要求によって書°き込みデータが定めら
れ６ ＲＯＭでは、一般にマスクＲＯＭが利用される。
、特にユーザの要求によって書°き込みデータが定めら
れ６ ＲＯＭでは、一般にマスクＲＯＭが利用される。
かかるワンチップマイク−コンピュータは同一チップ上
に中央処理５５ （ＣＰＵ ） ｐ ＲＡＭ （１ｌａ
ｎｄａｎムｅｅ＠ｍｓ Ｍｅｍｏｒｙ ）、ＲＯＭ、
ｉｌｏ ボート等を塔載してなるが、ユーザにより書
き込みデータの指定されるＲＯＭは通常ＲＯＭ以外の部
分の製作工程の後に製作が行なわれ、％にユーザの要求
に応じるためにはマスクＲＯＭの製作工程に於て、半導
体装置の製品出荷に近い工程でマスクパターンを定めて
手番な短（する必要がある。
に中央処理５５ （ＣＰＵ ） ｐ ＲＡＭ （１ｌａ
ｎｄａｎムｅｅ＠ｍｓ Ｍｅｍｏｒｙ ）、ＲＯＭ、
ｉｌｏ ボート等を塔載してなるが、ユーザにより書
き込みデータの指定されるＲＯＭは通常ＲＯＭ以外の部
分の製作工程の後に製作が行なわれ、％にユーザの要求
に応じるためにはマスクＲＯＭの製作工程に於て、半導
体装置の製品出荷に近い工程でマスクパターンを定めて
手番な短（する必要がある。
しかしながら、ナントゲート回路からなり、該当ビット
のトランジスタがデプリーシＢンＭ０８トランジスタ（
Ｔｒ ）か、エンハンスメントＭＯ８Ｔｒかによってデ
ータの書き込みを行うようにしたマスクＲＯＭでは製品
出荷の手番が長（なる欠点があった。
のトランジスタがデプリーシＢンＭ０８トランジスタ（
Ｔｒ ）か、エンハンスメントＭＯ８Ｔｒかによってデ
ータの書き込みを行うようにしたマスクＲＯＭでは製品
出荷の手番が長（なる欠点があった。
このよ５に手番が長くなる理由について、第１図を参照
して説明する。
して説明する。
尚、以後説明するＭＯ８ＦＥＴ（金属嫉化物半導体電界
効果形トランジスタ）！工、ＰＷｉ及びＮ型を含み、エ
ンハンスメン）ｊｌＴｒｔニゲ−Ｆ端子に零ホル）のバ
イアス電圧をかけたとき通常非導通であるが、特定の大
きさの電圧をゲート端子間に加えれば導通状態となる。
効果形トランジスタ）！工、ＰＷｉ及びＮ型を含み、エ
ンハンスメン）ｊｌＴｒｔニゲ−Ｆ端子に零ホル）のバ
イアス電圧をかけたとき通常非導通であるが、特定の大
きさの電圧をゲート端子間に加えれば導通状態となる。
他方、デプリーション屋丁ｒ は、ゲート端子に加えら
れるバイアス電圧がな（ても導通しているが、適当なバ
イアス電圧がゲージ端子に加われば非導通状態となるも
のである。
れるバイアス電圧がな（ても導通しているが、適当なバ
イアス電圧がゲージ端子に加われば非導通状態となるも
のである。
第１図を工、エンハンスメントＭＯ８ＦＥ丁 とデプリ
ーションＭＯ８ＦＫ丁 を同一基板に同時形成する場合
の工程を示すもので基板ｌは、例えばｐｍシリコンで厚
い酸化膜（フィールド酸化膜）２とゲート酸化膜３が形
成されボロン（Ｂ）が、イオン注入され左右のＭＯＳＦ
ＥＴ 作製領域の基板表面下には正確に制御されたボ
ロンが注入された層４が形成されるａ、（篤を図ム）、
、この状態でデプリーションＭＯ８Ｆ）ＣＴ とした
い部分（第１図外）で右側）のみに、リン（ｐ）のイオ
ン注入を行ってボロンが注入された層４にリンの不純物
を注入することでデプリーションモードのチャンネルを
作る。（第１図＄１）次に多結晶シリコン６をパターニ
ングしてゲート領域を形成し、ゲート酸化膜３の一部を
除去し。
ーションＭＯ８ＦＫ丁 を同一基板に同時形成する場合
の工程を示すもので基板ｌは、例えばｐｍシリコンで厚
い酸化膜（フィールド酸化膜）２とゲート酸化膜３が形
成されボロン（Ｂ）が、イオン注入され左右のＭＯＳＦ
ＥＴ 作製領域の基板表面下には正確に制御されたボ
ロンが注入された層４が形成されるａ、（篤を図ム）、
、この状態でデプリーションＭＯ８Ｆ）ＣＴ とした
い部分（第１図外）で右側）のみに、リン（ｐ）のイオ
ン注入を行ってボロンが注入された層４にリンの不純物
を注入することでデプリーションモードのチャンネルを
作る。（第１図＄１）次に多結晶シリコン６をパターニ
ングしてゲート領域を形成し、ゲート酸化膜３の一部を
除去し。
ｎ型不純物を拡散又はイオン注入してソース７とドレイ
ン８を形成する。（第１図ｔ−））このような工程によ
ると第１図１の左側のＭＯＳＦＥＴは、エンへンスメン
ト屋に、右側ｆ）ＭＯＳＦＥＴ ４工、デプリーション
屋に１つのマスクで作９ことができるが、手番は厚い酸
化膜２とゲート酸化膜３を作る工程で定められマスクＲ
ＯＭ等を作るときＫは冒頭に述べた手番が長い欠点とな
る＠これはＰ 又はヒ素（ムｍ ）等のＮ型不純物をイ
オン注入する時の射影飛程（Ｒｐ ） が小さいため
ゲート酸化膜３の様な薄い酸化膜しか通１）′″゛抜け
ないためであ金。
ン８を形成する。（第１図ｔ−））このような工程によ
ると第１図１の左側のＭＯＳＦＥＴは、エンへンスメン
ト屋に、右側ｆ）ＭＯＳＦＥＴ ４工、デプリーション
屋に１つのマスクで作９ことができるが、手番は厚い酸
化膜２とゲート酸化膜３を作る工程で定められマスクＲ
ＯＭ等を作るときＫは冒頭に述べた手番が長い欠点とな
る＠これはＰ 又はヒ素（ムｍ ）等のＮ型不純物をイ
オン注入する時の射影飛程（Ｒｐ ） が小さいため
ゲート酸化膜３の様な薄い酸化膜しか通１）′″゛抜け
ないためであ金。
本発明は、上述の欠点を除去したデプリーションＭＯＢ
ＦＥＴ とエンハンスメントＭＯ８ＦＩＣ〒 を用いて
書き込みを行う様にしたＲＯＭを用いて高集積化し得る
と共に手番が短い半導体装置の製造方法を提供するもの
で、その特徴とするところはグーＦ酸化膜形成後に不純
物注入によってデプリーション化したＦＩＴ ＆グー（
電極形成後選択的に不純物注入することでエンハンスメ
ント化した半導体装置の製造方法である。
ＦＥＴ とエンハンスメントＭＯ８ＦＩＣ〒 を用いて
書き込みを行う様にしたＲＯＭを用いて高集積化し得る
と共に手番が短い半導体装置の製造方法を提供するもの
で、その特徴とするところはグーＦ酸化膜形成後に不純
物注入によってデプリーション化したＦＩＴ ＆グー（
電極形成後選択的に不純物注入することでエンハンスメ
ント化した半導体装置の製造方法である。
以下１本発明の実施例を第２図につい【詳記する・
第２図（４）は、クエハとして例えば２Ｍ１シリコン基
板１上に＠化膜２ａ を形成し、窒化シリコン膜９を
酸化膜２ａ 上ＦＣＣＶＤ （Ｃｈ＠ｍ１ｅａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｌｏｎ勢で積層したのち、
第２図（Ｂ） Ｋ示すように窒化シリコン膜９をバター
ニングし【ボロン（Ｂ＋）のイオン注入を行ないｇ２図
（Ｃ）の如き酸化工程によって厚い酸化膜（フィールド
酸化膜）２を形ｓ、ｊる。
板１上に＠化膜２ａ を形成し、窒化シリコン膜９を
酸化膜２ａ 上ＦＣＣＶＤ （Ｃｈ＠ｍ１ｅａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｌｏｎ勢で積層したのち、
第２図（Ｂ） Ｋ示すように窒化シリコン膜９をバター
ニングし【ボロン（Ｂ＋）のイオン注入を行ないｇ２図
（Ｃ）の如き酸化工程によって厚い酸化膜（フィールド
酸化膜）２を形ｓ、ｊる。
次に、第２図Φ）Ｋ示す如き工程によって窒化シリコン
膜９および二酸化シリコン２ａ をエツチングにより
除去し、その後ゲート酸化膜３を成長させる。
膜９および二酸化シリコン２ａ をエツチングにより
除去し、その後ゲート酸化膜３を成長させる。
この段階で、ｌ！２図（２））の如（マイクロプンビエ
ータのＲＯＭ以外の部分１例えばＣＰＵ部の半導体素子
にボロン（Ｂ＋）のイオン注入を行って、エンハンスメ
ント化したＦＥＴを得るためにシリコンウェハ表面下部
に閾値−節したポｐン層１２を形成する。尚、１１はレ
ジスト層である。
ータのＲＯＭ以外の部分１例えばＣＰＵ部の半導体素子
にボロン（Ｂ＋）のイオン注入を行って、エンハンスメ
ント化したＦＥＴを得るためにシリコンウェハ表面下部
に閾値−節したポｐン層１２を形成する。尚、１１はレ
ジスト層である。
次に、ポρン層の形成された部分に選択的に燐（Ｐ”）
をイオン注入する。この際、第２図便）に示す如＜ Ｒ
ＯＭ部分のＭＯＳＦＥＴ 部分も同時形成し、Ｐ＋を
イオン注入してデプリーション型ＦΣ丁不純物ド不純物
濃度の相違によりデプリーションモードを与えることに
なる。
をイオン注入する。この際、第２図便）に示す如＜ Ｒ
ＯＭ部分のＭＯＳＦＥＴ 部分も同時形成し、Ｐ＋を
イオン注入してデプリーション型ＦΣ丁不純物ド不純物
濃度の相違によりデプリーションモードを与えることに
なる。
以下、説明ｊる工程ではＲＯＭ構造のみを説明する Ｏ
第２図側）で、デプリーション化されたＭＯＳＦＥＴは
、レジスト１１を除去した後に必要個所のみゲート酸化
膜３の部分の窓１５が第２図り）の如くエツチングで成
される。尚、１４はゲート酸化膜エツチング用レジスト
である。
、レジスト１１を除去した後に必要個所のみゲート酸化
膜３の部分の窓１５が第２図り）の如くエツチングで成
される。尚、１４はゲート酸化膜エツチング用レジスト
である。
次の工程では、第２間知の如く全面にポリシリフン膜１
６が成長され、その後燐の不純物拡散を行うことでポリ
シリコンの抵抗値を下げる操作が行なわれる。
６が成長され、その後燐の不純物拡散を行うことでポリ
シリコンの抵抗値を下げる操作が行なわれる。
次の工程で６エ、第２図（Ｉｌの如くゲート電極のパタ
ーニングが行なわれる０次に、１６い酸化膜１７を成長
させ、その−を通し、ヒ累（ム一）のイオン注入をおこ
なう。ヒ素のイオン注入後、薄い酸化膜１７を除去し、
更に、プルツク酸化１睦行なつり ・ 更に、第２図（６）に示すようにＰ２Ｏ等の絶縁層２θ
が形成されて、第２図〜）の如く電極ｇ２１の形成が成
される。これらは、メルト工程を鮭て配線用のアルミニ
ウム（ムｌ）等が絶縁層上にバターニングされる。
ーニングが行なわれる０次に、１６い酸化膜１７を成長
させ、その−を通し、ヒ累（ム一）のイオン注入をおこ
なう。ヒ素のイオン注入後、薄い酸化膜１７を除去し、
更に、プルツク酸化１睦行なつり ・ 更に、第２図（６）に示すようにＰ２Ｏ等の絶縁層２θ
が形成されて、第２図〜）の如く電極ｇ２１の形成が成
される。これらは、メルト工程を鮭て配線用のアルミニ
ウム（ムｌ）等が絶縁層上にバターニングされる。
本発明を工上述の如（構成させたのでゲート績成長後Ｋ
ＲＯＭ部分を一度すべてデプリーシ日ソ化した後に射
影飛程の犬ぎいボロン（ＩＩ）をゲート電極が出来上っ
た後６Ｃ選択的にイオン注入し、エンハンスメン） Ｔ
ｒ を形成し、 ＲＯＭを完成するために手智が短く
、高集積化出来る特徴な有すΦ。
ＲＯＭ部分を一度すべてデプリーシ日ソ化した後に射
影飛程の犬ぎいボロン（ＩＩ）をゲート電極が出来上っ
た後６Ｃ選択的にイオン注入し、エンハンスメン） Ｔ
ｒ を形成し、 ＲＯＭを完成するために手智が短く
、高集積化出来る特徴な有すΦ。
本発明は、ボロンと燐の不純物が混合されΦためモビリ
ティでは問題はあるがＲＯＭ等に用いる場合には、これ
ら問題は大きな問題とはならない。
ティでは問題はあるがＲＯＭ等に用いる場合には、これ
ら問題は大きな問題とはならない。
第１図（Ａ）〜ＩＣ）は、従来の輩０８ＦＥＴの裏作工
程を説明するための仙断面図、第２図（転）〜（転）は
本発明のＭＯ８ＦＩＴ Ｉ′）製作工程を１！明するた
めの側断面図である。 ！・−・基板、２・・・酸化膜、３−ゲート酸化ｌｌ［
，９−・・窒化シリコン展、１１−レジスト層。 １２轡ポｅン層、１６−・・ポリシリコン層。 ２Ｏ−ＰＥＧ等の絶縁層、１３−６層、１５・・・履め
込み多結晶シリコンコンタクト窓。 １７ 、１８°″″酸化膜、 １９・−・ソースおよびドレイン領域。 ２１・・・電接コンタクト窓 特許出願人 富士通株式会社 ’％−＋＋−％ ＯＬＬＪＬＬ
程を説明するための仙断面図、第２図（転）〜（転）は
本発明のＭＯ８ＦＩＴ Ｉ′）製作工程を１！明するた
めの側断面図である。 ！・−・基板、２・・・酸化膜、３−ゲート酸化ｌｌ［
，９−・・窒化シリコン展、１１−レジスト層。 １２轡ポｅン層、１６−・・ポリシリコン層。 ２Ｏ−ＰＥＧ等の絶縁層、１３−６層、１５・・・履め
込み多結晶シリコンコンタクト窓。 １７ 、１８°″″酸化膜、 １９・−・ソースおよびドレイン領域。 ２１・・・電接コンタクト窓 特許出願人 富士通株式会社 ’％−＋＋−％ ＯＬＬＪＬＬ
Claims (1)
- ゲート酸化膜形成後に、射影飛程の小さい不純物を半導
体基板に注入することにより、デプリーション化する工
程と、ゲート電極形成後に射影飛程の大きい不純物を選
択的に注入することにより、該デプリーション化したト
ランジスタを選択的にエンハンスメント化する工程を含
むこと′４を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155284A JPS5856468A (ja) | 1981-09-30 | 1981-09-30 | 半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155284A JPS5856468A (ja) | 1981-09-30 | 1981-09-30 | 半導体製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856468A true JPS5856468A (ja) | 1983-04-04 |
Family
ID=15602531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155284A Pending JPS5856468A (ja) | 1981-09-30 | 1981-09-30 | 半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480069A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Semiconductor storage device and manufacture thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333076A (en) * | 1976-09-09 | 1978-03-28 | Toshiba Corp | Production of mos type integrated circuit |
| JPS5534443A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Preparation of semiconductor memory storage |
-
1981
- 1981-09-30 JP JP56155284A patent/JPS5856468A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333076A (en) * | 1976-09-09 | 1978-03-28 | Toshiba Corp | Production of mos type integrated circuit |
| JPS5534443A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Preparation of semiconductor memory storage |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480069A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Semiconductor storage device and manufacture thereof |
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