JPH01237837A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH01237837A JPH01237837A JP63066267A JP6626788A JPH01237837A JP H01237837 A JPH01237837 A JP H01237837A JP 63066267 A JP63066267 A JP 63066267A JP 6626788 A JP6626788 A JP 6626788A JP H01237837 A JPH01237837 A JP H01237837A
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- General Physics & Mathematics (AREA)
- Advance Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔曜業上の利用分野〕
この発明は晶度なパイプライン処理機構により高い処理
能力を実現したデータ処理装置に関するものである。
能力を実現したデータ処理装置に関するものである。
データ処理装置の処理を行うビット１−が４ビツトから
８ビツト、１６ビツとを経て３２ビツトへと発展すると
共にアドレッシングモード指定法、つまり−令のアドレ
ス指定部から実行アドレスを計算する方法も多様化して
きた。例えば、特公昭５９−３１７３４に汎用アドレッ
シングモードを持った命令を処理するデータ処理システ
ムについて開示されている。このデータ処理システムの
中央処理装置で処理される命令は、第６図で示すような
体系となっている。各命令は、オペレーシッンコード例
及びアドレスを指定する情報゛であるオペランド指定子
（ｔ８１）、（８２、および（（２））を備えており、
オペランド指定子のそれぞれは少なくとも一つのデータ
バイとを備えている。第６図の場合、三つのオペランド
指定子を持った命令の例である。各オペランド指定子は
二つのフィールドより成る。その高位ビットはレジスタ
モードフィールド例を構成し第６図で示す０から１５ま
でのアドレスモードが指定でき、その５位ビットはレジ
スタアドレスフィールド（煽を構成し、汎用レジスタの
指定ができる。
８ビツト、１６ビツとを経て３２ビツトへと発展すると
共にアドレッシングモード指定法、つまり−令のアドレ
ス指定部から実行アドレスを計算する方法も多様化して
きた。例えば、特公昭５９−３１７３４に汎用アドレッ
シングモードを持った命令を処理するデータ処理システ
ムについて開示されている。このデータ処理システムの
中央処理装置で処理される命令は、第６図で示すような
体系となっている。各命令は、オペレーシッンコード例
及びアドレスを指定する情報゛であるオペランド指定子
（ｔ８１）、（８２、および（（２））を備えており、
オペランド指定子のそれぞれは少なくとも一つのデータ
バイとを備えている。第６図の場合、三つのオペランド
指定子を持った命令の例である。各オペランド指定子は
二つのフィールドより成る。その高位ビットはレジスタ
モードフィールド例を構成し第６図で示す０から１５ま
でのアドレスモードが指定でき、その５位ビットはレジ
スタアドレスフィールド（煽を構成し、汎用レジスタの
指定ができる。
オペランド指定子（＆ｌ）のレジスタモードツイールド
ラ（８４Ａ）の様にインデクスアドレスモードを指定す
ると、それに対応するレジスタフィールド（８５Ａ）に
オペランド指定子を処理する際にインチフスレジスタと
して使用すべき汎用レジスタの一つが指定される。２次
オペランド指定子はインデクスアドレス動作の命令に含
まれる。この２次オペランド指定子は指定されたインチ
フスレジスタの内容を加算すべきベースアドレスを与え
る。このようにこの中央処理装置のアドレス計算はオペ
ランド指定子の最初のバイトで市電されたインチフスレ
ジスタの内容を取り込み、オペランド指定子の第２バイ
ト及びその後のバイトに含まれた情報に基づいてアドレ
スを作り出し、最初のバイトで指定されたインチフスレ
ジスタの内容と合成しそれによってオペランドのアドレ
スを作り出している。
ラ（８４Ａ）の様にインデクスアドレスモードを指定す
ると、それに対応するレジスタフィールド（８５Ａ）に
オペランド指定子を処理する際にインチフスレジスタと
して使用すべき汎用レジスタの一つが指定される。２次
オペランド指定子はインデクスアドレス動作の命令に含
まれる。この２次オペランド指定子は指定されたインチ
フスレジスタの内容を加算すべきベースアドレスを与え
る。このようにこの中央処理装置のアドレス計算はオペ
ランド指定子の最初のバイトで市電されたインチフスレ
ジスタの内容を取り込み、オペランド指定子の第２バイ
ト及びその後のバイトに含まれた情報に基づいてアドレ
スを作り出し、最初のバイトで指定されたインチフスレ
ジスタの内容と合成しそれによってオペランドのアドレ
スを作り出している。
また、＃ｃ７図は、従来のデータ処理装置のパイプライ
ン構成図を示す。まず、命令ブリフェッチ回路′２ｅで
、命令のブリフェッチを行う。次に、命令バッファデコ
ード回路（８ηでブリフェッチした命令を順次デコード
する。そして、アドレス計算及びオペランドフェッチ回
路（Ｆ！Ａでオペランドのアドレスを計算しオペランド
のフェッチを行って、演算実行回路（８（２）で命令の
演算を実行する。
ン構成図を示す。まず、命令ブリフェッチ回路′２ｅで
、命令のブリフェッチを行う。次に、命令バッファデコ
ード回路（８ηでブリフェッチした命令を順次デコード
する。そして、アドレス計算及びオペランドフェッチ回
路（Ｆ！Ａでオペランドのアドレスを計算しオペランド
のフェッチを行って、演算実行回路（８（２）で命令の
演算を実行する。
上記のようなインデクスアドレスモードヲ指定すると、
まず、オペランド指定子のインデクスに関する情報が命
令バッファデコード回路′柄でデコ−ドされ、次に、オ
ペランド指定子の第２バイト及びその後のバイトに含ま
れた情報のデコードが終わってからアドレス計算及びオ
ペランドフェッチ回路（晒で実際のアドレス計算が行わ
れ、演算実行回路（支）で演算の実行が行われることに
なる。つまり、インデクス値からデコード処理されるの
でベース値に関する情報は後となり、デコード処理を行
いながらアドレス計算がＣきないことになる。
まず、オペランド指定子のインデクスに関する情報が命
令バッファデコード回路′柄でデコ−ドされ、次に、オ
ペランド指定子の第２バイト及びその後のバイトに含ま
れた情報のデコードが終わってからアドレス計算及びオ
ペランドフェッチ回路（晒で実際のアドレス計算が行わ
れ、演算実行回路（支）で演算の実行が行われることに
なる。つまり、インデクス値からデコード処理されるの
でベース値に関する情報は後となり、デコード処理を行
いながらアドレス計算がＣきないことになる。
上記の問題を解決するため、本発明のデータ処理装置で
は、高機能なアドレッシングモードである多段間接アド
レッシングモードをもつ。多段間接アドレッシングモー
ドのアドレス計算は、ベース値を取り込みベース値の計
算を行い、インデクスに関する情報を取り込み、インデ
クス■αをＪＪＤ算して、オペランドのアドレスを作り
出している。
は、高機能なアドレッシングモードである多段間接アド
レッシングモードをもつ。多段間接アドレッシングモー
ドのアドレス計算は、ベース値を取り込みベース値の計
算を行い、インデクスに関する情報を取り込み、インデ
クス■αをＪＪＤ算して、オペランドのアドレスを作り
出している。
この多段間接アドレッシングモードは、メモリ間接参照
アドレッシングモードも指定可能であり。
アドレッシングモードも指定可能であり。
加淳と間接多照のオペレーシッンをアドレッシングのプ
リミティブとして、これを任意に組合せが可能なため、
任意回の間接参照が可能なアドレッシングモードである
。
リミティブとして、これを任意に組合せが可能なため、
任意回の間接参照が可能なアドレッシングモードである
。
また、任意回のメモリ間接多照を含むアドレス計算が行
えるアドレッシングにも処４’Ｔ能なデータ処理装置で
ある。しかも、本発明のデータ処理ｇ、＊は、パイプラ
イン処理によるデータ演算を実行する方式をとっており
各パイプライン処理構成要素の各処理の負荷が均衡に成
るような構成をとっている。
えるアドレッシングにも処４’Ｔ能なデータ処理装置で
ある。しかも、本発明のデータ処理ｇ、＊は、パイプラ
イン処理によるデータ演算を実行する方式をとっており
各パイプライン処理構成要素の各処理の負荷が均衡に成
るような構成をとっている。
本発明のデータ処理装置は命令フェッチ部、命令デコー
ド部、アドレス計算部、オペランドフェッチ部、命令の
演算実行部からなり、パイプライン処理方式で、一つの
命令をデコード段階で波数のパイプライン処理単位に分
は６理を行い゛、その命令のアドレス計算に関する情報
のパイプライン処理単位は、上記多段間接アドレッシン
グモード指定ごとに行い、アドレス計算終了後、その命
令のオペランドに対する演算情報のパイプライン処理単
位に吸収するような手段を備えたものである。
ド部、アドレス計算部、オペランドフェッチ部、命令の
演算実行部からなり、パイプライン処理方式で、一つの
命令をデコード段階で波数のパイプライン処理単位に分
は６理を行い゛、その命令のアドレス計算に関する情報
のパイプライン処理単位は、上記多段間接アドレッシン
グモード指定ごとに行い、アドレス計算終了後、その命
令のオペランドに対する演算情報のパイプライン処理単
位に吸収するような手段を備えたものである。
本発明におけるデータ処理装置において、オペランドの
アドレス指定が多段間接アドレッシングモードで指定さ
れた命令の場合の処理は、まず、デコード段階では、２
バイトの命令底本部がデコードされ、一つのパイプライ
ン処理単位としてアドレス計算を行う段階へ送られる。
アドレス指定が多段間接アドレッシングモードで指定さ
れた命令の場合の処理は、まず、デコード段階では、２
バイトの命令底本部がデコードされ、一つのパイプライ
ン処理単位としてアドレス計算を行う段階へ送られる。
そして、（多段間接モード千０〜４バイトのアドレッシ
ング拡張部）がデコードされ、一つのパイプライン処理
単位としてアドレス計算を行う段階へ送られる。
ング拡張部）がデコードされ、一つのパイプライン処理
単位としてアドレス計算を行う段階へ送られる。
このとき、（多段間接モード＋Ｏ〜４バイトのアドレッ
シング拡張部）が複数個存在するときは、煩数個のパイ
プライン処理単位がアドレス計算を行う１９Ｍへ送られ
ることとなる。次に、アドレス計算を行う段階では、２
バイトの命令基本部のパイプライン処理単位が処理され
、これに続く（多段間接モード千０〜４バイトのアドレ
ッシング拡張部）のパイプライン処理単位が処理され、
（多段間接モード千０〜４バイトのアドレッシング拡張
部）のパイプライン処理単位が複数個存在する場合には
次々と処理をし、その処理が終了したとき、つまり、一
つのオペランドのアドレス計算が終了したときに、これ
らの処理結果が一つのパイプライン処理単位として、オ
ペランドのフェッチを行う段階に送られる。
シング拡張部）が複数個存在するときは、煩数個のパイ
プライン処理単位がアドレス計算を行う１９Ｍへ送られ
ることとなる。次に、アドレス計算を行う段階では、２
バイトの命令基本部のパイプライン処理単位が処理され
、これに続く（多段間接モード千０〜４バイトのアドレ
ッシング拡張部）のパイプライン処理単位が処理され、
（多段間接モード千０〜４バイトのアドレッシング拡張
部）のパイプライン処理単位が複数個存在する場合には
次々と処理をし、その処理が終了したとき、つまり、一
つのオペランドのアドレス計算が終了したときに、これ
らの処理結果が一つのパイプライン処理単位として、オ
ペランドのフェッチを行う段階に送られる。
（１）本発明のデータ処理装置の命令フォーマット本発
明のデータ処理装置の命令は１６ビツト４位でｄ■変長
となっており、奇数バイト長の命令はない。
明のデータ処理装置の命令は１６ビツト４位でｄ■変長
となっており、奇数バイト長の命令はない。
本発明のデータ処理装置Ｃは高頻度命令を所いフォーマ
ットとするため、特に工夫された命令フォーマット体系
をもつ。例えば、２オペランド命令に対して、基本的に
４バイト＋拡張部の構成をもち、すべてのアドレッシン
グモードが利用できる一般形フオーマットと頻度の高い
命令とアドレッシングモードのみを使用できる唖縮形フ
ォーマットの２つのフォーマットがある。
ットとするため、特に工夫された命令フォーマット体系
をもつ。例えば、２オペランド命令に対して、基本的に
４バイト＋拡張部の構成をもち、すべてのアドレッシン
グモードが利用できる一般形フオーマットと頻度の高い
命令とアドレッシングモードのみを使用できる唖縮形フ
ォーマットの２つのフォーマットがある。
４Ｃ８図から第１７図に示す本発明のデータ処理装置の
命令フォーマット中に現われる記号の意味は次の涌りで
ある。
命令フォーマット中に現われる記号の意味は次の涌りで
ある。
−： オペコードの入る部分
＃：リテラル、または即値の入る部分
Ｅａ：８ミニ８ビツト形のアドレッシングモードでオペ
ランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎ： レジスタ上のオペランドをレジスタ番号で指
定する部分 フォーマットは、第８図に示すように右側がＬＳＢ側で
、かつ商いアドレスになっている。アドレスＮとアドレ
スＮ＋１の２バイとを見ないと命令フォーマットが判別
できないようになっているが、これは、命令が必ず１６
ビツト（２バイト）単位でフェッチ、デコードされるこ
とを前提としたためである。
ランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎ： レジスタ上のオペランドをレジスタ番号で指
定する部分 フォーマットは、第８図に示すように右側がＬＳＢ側で
、かつ商いアドレスになっている。アドレスＮとアドレ
スＮ＋１の２バイとを見ないと命令フォーマットが判別
できないようになっているが、これは、命令が必ず１６
ビツト（２バイト）単位でフェッチ、デコードされるこ
とを前提としたためである。
本発明のデータ処理装置では、いｒれのフォーマットの
場合も、各オペランドのＥａまたはｓｈの拡張部は、必
ずそのＥａまたはｓｈの基本部を含む７％ −フワード
の直後に置かれる。これは、命令により暗黙に指定され
る即値データや、命令の拡張部に優先する。したがって
、４バイト以上の命令では、Ｅａの拡張部によって命令
のオペコードが分断される場合がある。
場合も、各オペランドのＥａまたはｓｈの拡張部は、必
ずそのＥａまたはｓｈの基本部を含む７％ −フワード
の直後に置かれる。これは、命令により暗黙に指定され
る即値データや、命令の拡張部に優先する。したがって
、４バイト以上の命令では、Ｅａの拡張部によって命令
のオペコードが分断される場合がある。
また、後でも述べるように、多段間接モードによって、
Ｅａの拡張部にさらに拡張部が付く場合にも、次の命令
オペコードよりもそちらの方が優先される。例えば、第
一ハーフワードにＥａｌを含み、第二ハーフワードにＥ
ａ２を含み、第三ハーフワードまである６バイト命令の
場合を考える。Ｅａｌに多投間接モードを使用したため
、冴通の拡張部のほかに多段間接モードの拡張部もつく
ものとする。
Ｅａの拡張部にさらに拡張部が付く場合にも、次の命令
オペコードよりもそちらの方が優先される。例えば、第
一ハーフワードにＥａｌを含み、第二ハーフワードにＥ
ａ２を含み、第三ハーフワードまである６バイト命令の
場合を考える。Ｅａｌに多投間接モードを使用したため
、冴通の拡張部のほかに多段間接モードの拡張部もつく
ものとする。
この時、実際の命令ピットパターンは、命令の第一ハー
フワード（Ｅａｌの基本部を含む） 、Ｅａｌの拡張部
、Ｅａｌの多段間接モード拡張部、命令の第二ハーフワ
ード（Ｅａ２の基本部を含む） 、Ｅａ２の拡張部、命
令の第三ハーフワード、の頓となる。
フワード（Ｅａｌの基本部を含む） 、Ｅａｌの拡張部
、Ｅａｌの多段間接モード拡張部、命令の第二ハーフワ
ード（Ｅａ２の基本部を含む） 、Ｅａ２の拡張部、命
令の第三ハーフワード、の頓となる。
なお、ここでホベている命令フォーマットの内容は、仮
付、ｒＴＲＯＮ仕様チップの命令ピッ） 割付方法１、
電子情報通信学会第３回リアルタイムアーキテクチャＴ
Ｒ０Ｎ研究会資料に詳しく記されている。
付、ｒＴＲＯＮ仕様チップの命令ピッ） 割付方法１、
電子情報通信学会第３回リアルタイムアーキテクチャＴ
Ｒ０Ｎ研究会資料に詳しく記されている。
（１，１）短縮形２オペランド命令
第９図から第１２図に示す。２オペランド命令の短縮形
フォーマットである。
フォーマットである。
第９図はメモリーレジスタ間演算命令のフォーマットで
ある。このフォーマットにはソースオペランド側がメモ
リとなるＬ −ｆｏｒｍａｔとデスティネーシ冒ンオペ
ランド側がメモリとなるＳ −ｆｏｒｍａｔがある。
ある。このフォーマットにはソースオペランド側がメモ
リとなるＬ −ｆｏｒｍａｔとデスティネーシ冒ンオペ
ランド側がメモリとなるＳ −ｆｏｒｍａｔがある。
Ｌ −ｆｏｒｍａｔでは、Ｓｈはソースオペランドの指
定フィールド、Ｒｈはデスティネーシッンオペランドの
レジスタのｔ旨定フィールド、ＲＲはｓｈのオペランド
サイズの指定をあられす。レジスタ上に置かれたデステ
ィネーシッンオペランドのサイズは、３２ビツトに固定
されている。レジスタ側とメモリ側のサイズが異なり、
ソース側のサイズが小さい場合に符号拡張が行なわれる
。
定フィールド、Ｒｈはデスティネーシッンオペランドの
レジスタのｔ旨定フィールド、ＲＲはｓｈのオペランド
サイズの指定をあられす。レジスタ上に置かれたデステ
ィネーシッンオペランドのサイズは、３２ビツトに固定
されている。レジスタ側とメモリ側のサイズが異なり、
ソース側のサイズが小さい場合に符号拡張が行なわれる
。
Ｓ −ｆｏｒｍａｔではｓｈはデスティネーシヲンオペ
ランドの指定フィールド、Ｒｈはソースオペランドのレ
ジスタ指定フィールド、ＲＲはｓｈのオペランドサイズ
の指定をあられす。レジスタ上に置かれたソースオペラ
ンドのサイズは、３２ビツトに固定されている。レジス
タ側とメモリ側のサイズが異なり、ソース側のサイズが
大きい場合にあふれた部分の切捨てとオーバーフローチ
エツクが行なわれる。
ランドの指定フィールド、Ｒｈはソースオペランドのレ
ジスタ指定フィールド、ＲＲはｓｈのオペランドサイズ
の指定をあられす。レジスタ上に置かれたソースオペラ
ンドのサイズは、３２ビツトに固定されている。レジス
タ側とメモリ側のサイズが異なり、ソース側のサイズが
大きい場合にあふれた部分の切捨てとオーバーフローチ
エツクが行なわれる。
第１０図はレジスターレジスタ間演算命令のフォーマッ
ト（Ｒ−ｆｏｒｍａｔ ）である。Ｒｎはデステイ不一
シッンレジスタの千旨定フィールドｂはソースレジスタ
の指定フィールドである。オペランドサイズは３２ビツ
トのみである。
ト（Ｒ−ｆｏｒｍａｔ ）である。Ｒｎはデステイ不一
シッンレジスタの千旨定フィールドｂはソースレジスタ
の指定フィールドである。オペランドサイズは３２ビツ
トのみである。
第１１図はリテラル−メモリ間演算命令のフォーマット
（Ｑ −ｆｏｒｍａｔ ）である。東はディスティネー
シ四ンオペランドサイズの指定フィールド、ナはリテラ
ルによるソースオペランドの指定フィールド、ｓｈはデ
スティネーシッンオペランドの中旨定フィールドである
。
（Ｑ −ｆｏｒｍａｔ ）である。東はディスティネー
シ四ンオペランドサイズの指定フィールド、ナはリテラ
ルによるソースオペランドの指定フィールド、ｓｈはデ
スティネーシッンオペランドの中旨定フィールドである
。
第１２図は即値−メモリ間演算命令のフォーマット（Ｉ
−ｆｏｒｍａｔ ）である。朋はオペランドサイズの
１旨定フィールド（ソース、デイステイネ−シランで共
通）、Ｓｈはデスティネーシッンオペランドの指定フィ
ールドである。Ｉ −ｆｏｒｍａｔの即値のサイズは、
デスティネーション側のオペランドのサイズと共通に８
．１６．３２ ビットとなり、ゼロ拡張、符号拡張は行
なわれない。
−ｆｏｒｍａｔ ）である。朋はオペランドサイズの
１旨定フィールド（ソース、デイステイネ−シランで共
通）、Ｓｈはデスティネーシッンオペランドの指定フィ
ールドである。Ｉ −ｆｏｒｍａｔの即値のサイズは、
デスティネーション側のオペランドのサイズと共通に８
．１６．３２ ビットとなり、ゼロ拡張、符号拡張は行
なわれない。
（１，２）−膜形１オペランド命令
第１３図は１オペランド暗令の一般形フオーマット（Ｇ
ｌ−ｆｏｒｍａｔ ）である。ＭＭはオペランドサイズ
の指定フィールドである。一部のＧ １− ｆｏｒｍａ
ｔ命令では、Ｅａの拡張部以外にも拡張部がある。また
、ＭＭを使用しない命令もある。
ｌ−ｆｏｒｍａｔ ）である。ＭＭはオペランドサイズ
の指定フィールドである。一部のＧ １− ｆｏｒｍａ
ｔ命令では、Ｅａの拡張部以外にも拡張部がある。また
、ＭＭを使用しない命令もある。
（１，３）−膜形２オペランド命令
第１４図から第１６図は２オペランド命令の一般形フオ
ーマットである。このフォーマットに含まれるのは、８
ビツトで指定する一膜形アドレフシングモードのオペラ
ンドが最大２つ存在する命令である。オペランドの総数
自体は３つ以上になる場合がある。
ーマットである。このフォーマットに含まれるのは、８
ビツトで指定する一膜形アドレフシングモードのオペラ
ンドが最大２つ存在する命令である。オペランドの総数
自体は３つ以上になる場合がある。
第１４図は第一オペランドがメモリ読みだしヲ必要とす
る命令のフォーマット（Ｇ −ｆｏｒｍａｔ ）である
。
る命令のフォーマット（Ｇ −ｆｏｒｍａｔ ）である
。
ＥａＭはデスティネーシぎンオペランドの指定フィール
ド、 ＭＭはデスティ不−シッンオペランドサイズの指
定フィールド、ＥａＲはソースオペランド指定フィール
ド、ＲＲはソースオペランドサイズの指定フィールドで
ある。一部のＧ−ｆｏｒｍａｔ命令では、ＥａＭやＥａ
Ｒの拡張部以外にも拡張部がある。
ド、 ＭＭはデスティ不−シッンオペランドサイズの指
定フィールド、ＥａＲはソースオペランド指定フィール
ド、ＲＲはソースオペランドサイズの指定フィールドで
ある。一部のＧ−ｆｏｒｍａｔ命令では、ＥａＭやＥａ
Ｒの拡張部以外にも拡張部がある。
第１５図は第一オペランドが８ビツト即値の命令のフォ
ーマット（Ｅ −ｆｏｒｍａｔ ）である。ＥａＭはデ
スティネーションオペランドの指定フィールド、ＭＭは
デスティネーションオペランドサイズの指定フィールド
、＃はソースオペランド値である。
ーマット（Ｅ −ｆｏｒｍａｔ ）である。ＥａＭはデ
スティネーションオペランドの指定フィールド、ＭＭは
デスティネーションオペランドサイズの指定フィールド
、＃はソースオペランド値である。
Ｅ−ｆｏｒｍａｌとＩ −ｆｏｒｍａｔとは機能的には
似たものであるが、考え方の点では大きく違っている。
似たものであるが、考え方の点では大きく違っている。
Ｅ−ｆｏｒｍａｔばあ（までも２オペランド−膜形（Ｑ
−ｆｏｒｍａｔ）の派生形であり、ソースオペランド
のサイズが８ビツト固定、デイステイネ−シランオペラ
ンドのサイズが８／１６／３２ビツトから選択となって
いる。
−ｆｏｒｍａｔ）の派生形であり、ソースオペランド
のサイズが８ビツト固定、デイステイネ−シランオペラ
ンドのサイズが８／１６／３２ビツトから選択となって
いる。
つまり、異種サイズ間の演算を前提とし、デスティ不−
シッンオペランドのサイズに合わせて８ビツトのソース
オペランドがゼロ拡張または符号拡張される。一方、Ｉ
−ｆｏｒｍａｔは、特に転送命令、比較命令で頻度の
多い即値のパターンを短縮形にしたものであり、ソース
オペランドとディスティネーシぢンオペランドのサイズ
は等しい。
シッンオペランドのサイズに合わせて８ビツトのソース
オペランドがゼロ拡張または符号拡張される。一方、Ｉ
−ｆｏｒｍａｔは、特に転送命令、比較命令で頻度の
多い即値のパターンを短縮形にしたものであり、ソース
オペランドとディスティネーシぢンオペランドのサイズ
は等しい。
第１６図は第一オペランドがアドレス計算のみの命令の
フォーマット（ＧＡ −ｆｏｒｍａｔ）である。ＥａＷ
はデスティネーションオペランドの（旨定フィールド、
ＷＷはデスティネーションオペランドサイズの（旨定フ
ィールド、ＥａＡはソースオペランドの干旨定フィール
ドである。ソースオペランドとしては実行アドレスの計
算結果自体が使用される。
フォーマット（ＧＡ −ｆｏｒｍａｔ）である。ＥａＷ
はデスティネーションオペランドの（旨定フィールド、
ＷＷはデスティネーションオペランドサイズの（旨定フ
ィールド、ＥａＡはソースオペランドの干旨定フィール
ドである。ソースオペランドとしては実行アドレスの計
算結果自体が使用される。
第１７図はショートブランチ命令のフォーマットである
。ｃｃｃｃは分岐条件指定フィールド、ｄｉｓｐ：８は
ジャンプ先との変位指定フィールド、本発明のデータ処
理装置では８ビツトで変位を指定する場合には、ビット
パターンでの指定値を２＠して変位値とする （ １．４ ）アドレッシングモード 本発明のデータ処理装置のアドレッシングモード指定方
法には、レジスタを含めて６ビツトで指定する短縮形と
、８ビツトで指定する一般形がある。
。ｃｃｃｃは分岐条件指定フィールド、ｄｉｓｐ：８は
ジャンプ先との変位指定フィールド、本発明のデータ処
理装置では８ビツトで変位を指定する場合には、ビット
パターンでの指定値を２＠して変位値とする （ １．４ ）アドレッシングモード 本発明のデータ処理装置のアドレッシングモード指定方
法には、レジスタを含めて６ビツトで指定する短縮形と
、８ビツトで指定する一般形がある。
未定義のアドレッシングモードを指定した場合や、意味
的に考えて明らかにおかしなアドレッシングモードの組
み合わせを指定した場合には、未定義命令を実行した場
合と同じく予約命令例外を発生し、例外処理を起動する
。
的に考えて明らかにおかしなアドレッシングモードの組
み合わせを指定した場合には、未定義命令を実行した場
合と同じく予約命令例外を発生し、例外処理を起動する
。
これに該当するのは、デスティネーションが即値モード
の場合、アドレス計痒を伴うべきアドレッシングモード
指定フィールドで即値モードを使用した場合などである
。
の場合、アドレス計痒を伴うべきアドレッシングモード
指定フィールドで即値モードを使用した場合などである
。
第１８図から第２８図に示すフォーマットの図中で使わ
れる記号つぎの通りである。
れる記号つぎの通りである。
Ｒｎ レジスタｆ旨定
（Ｓｈ） ６ビツトの短縮形アドレッシングモードでの
指定方法 （Ｅａ） ８ビツトの一般形アドレッシングモードでの
指定方法 フォーマットの図で点線で囲まれた部分は、拡価部を示
す。
指定方法 （Ｅａ） ８ビツトの一般形アドレッシングモードでの
指定方法 フォーマットの図で点線で囲まれた部分は、拡価部を示
す。
（１，４，１） Ｊｉ本アドレッシングモード本発明
のデータ処理装置は様々なアドレッシングモードをサポ
ートする。そのうち、本発明のデータ処理装置でサポー
トする基本アドレッシングモードには、レジスタ直接モ
ード、レジスタ間接モード、レジスタ相対間接モード、
即値モード、絶対モード、ＰＣ相対間接モード、スタッ
クポツプモード、スタックブツシュモードがアル。
のデータ処理装置は様々なアドレッシングモードをサポ
ートする。そのうち、本発明のデータ処理装置でサポー
トする基本アドレッシングモードには、レジスタ直接モ
ード、レジスタ間接モード、レジスタ相対間接モード、
即値モード、絶対モード、ＰＣ相対間接モード、スタッ
クポツプモード、スタックブツシュモードがアル。
レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。フォーマットは第１８図に示す。Ｒｎは
汎用レジスタの番号を示す。
ランドとする。フォーマットは第１８図に示す。Ｒｎは
汎用レジスタの番号を示す。
レジスタ間接モードは、レジスタの内容をアドレスとす
るメモリの内容をオペランドとする。フォーマットは第
１９図に示す。Ｒｎは汎用レジスタの番号を示す。
るメモリの内容をオペランドとする。フォーマットは第
１９図に示す。Ｒｎは汎用レジスタの番号を示す。
レジスタ相対間接は、ディスプレースメント値が１６ビ
ツトか３２ビツトかにより、２種類ある。それぞれ、レ
ジスタの内容に１６ビツトまたは３２ビツトのディスプ
レースメント値を加えた晴をアＦｌ／スとするメモリの
内容をオペランドとする。フォーマットは第２０図に示
す。Ｒｎは汎用レジスタの番号を示す。ｄｉｓｐ：１６
とｄｉｓｐ：３２は、それぞれ、１６ビツトのディスプ
レースメント値、３２ビツトのデイＸ ７’ Ｉ／−ス
メント値を示す。ディスプレースメント値は符号付きと
して吸う。
ツトか３２ビツトかにより、２種類ある。それぞれ、レ
ジスタの内容に１６ビツトまたは３２ビツトのディスプ
レースメント値を加えた晴をアＦｌ／スとするメモリの
内容をオペランドとする。フォーマットは第２０図に示
す。Ｒｎは汎用レジスタの番号を示す。ｄｉｓｐ：１６
とｄｉｓｐ：３２は、それぞれ、１６ビツトのディスプ
レースメント値、３２ビツトのデイＸ ７’ Ｉ／−ス
メント値を示す。ディスプレースメント値は符号付きと
して吸う。
即値モードは、命令コード中で指定されるビットパタン
をそのまま２進数と見なしてオペランドする。フォーマ
ットは第２１図に示す。ｉｍｍ−ｄａｔａは即値を示す
。ｉ ｍｍ−ｄａｔａのサイズは、オペランドサイズと
して命令中で指定される。
をそのまま２進数と見なしてオペランドする。フォーマ
ットは第２１図に示す。ｉｍｍ−ｄａｔａは即値を示す
。ｉ ｍｍ−ｄａｔａのサイズは、オペランドサイズと
して命令中で指定される。
絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類ある。それぞれ、命
令コード中で指定される１６ビツトまたは３２ビツトの
ビットパタンをアドレスとしたメモリの内容をオペラン
ドとする。フォーマットは第２２図に示す。ａｂｓ ：
１６とａｂｓ：３２は、それぞれ、１６ビツトのアド
レス値を示す。ａｂｓ ： １６でアドレスが示される
ときは措定されたアドレス値を３２ビツトに符号拡張す
る。
２ビツトで示されるかにより２種類ある。それぞれ、命
令コード中で指定される１６ビツトまたは３２ビツトの
ビットパタンをアドレスとしたメモリの内容をオペラン
ドとする。フォーマットは第２２図に示す。ａｂｓ ：
１６とａｂｓ：３２は、それぞれ、１６ビツトのアド
レス値を示す。ａｂｓ ： １６でアドレスが示される
ときは措定されたアドレス値を３２ビツトに符号拡張す
る。
ＰＣ相対間接モードは、ディスプレースメント値１６ビ
ツトか３２ビツトかにより、２種ｍある。それぞれ、プ
ログラムカウンタの内容に１６ビツトまたは３２ビツト
のディスプレースメント値を加えた値をアドレスとする
メモリの内容をオペランドとする。フォーマットは第２
３図に示す。ｄｉｓｐ ： １６とｄｉｓｐ：３２は、
それぞれ、１６ビツトのディスプレースメント値、３２
ビツトのディスプレースメント値を示す。ディスプレー
スメント値は符号付きとして扱う。ＰＣ相対間接モード
において参照されるプログラムカウンタの値は、そのオ
ペランドを含む命令の先頭アドレスである。多段間接ア
ドレシングモードにおいてプログラムカウンタの値が参
照される場合にも、同じように命令先頭のアドレスをＰ
Ｃ相対の基準値として使用する。 。
ツトか３２ビツトかにより、２種ｍある。それぞれ、プ
ログラムカウンタの内容に１６ビツトまたは３２ビツト
のディスプレースメント値を加えた値をアドレスとする
メモリの内容をオペランドとする。フォーマットは第２
３図に示す。ｄｉｓｐ ： １６とｄｉｓｐ：３２は、
それぞれ、１６ビツトのディスプレースメント値、３２
ビツトのディスプレースメント値を示す。ディスプレー
スメント値は符号付きとして扱う。ＰＣ相対間接モード
において参照されるプログラムカウンタの値は、そのオ
ペランドを含む命令の先頭アドレスである。多段間接ア
ドレシングモードにおいてプログラムカウンタの値が参
照される場合にも、同じように命令先頭のアドレスをＰ
Ｃ相対の基準値として使用する。 。
スタックポツプモードはスタックポインタ（ｓｐ）の内
容をアドレスとするメモリの内容をオペランドとする。
容をアドレスとするメモリの内容をオペランドとする。
オペランドアクセス後、ＳＰをオペランドサイズだけイ
ンクリメントする。例えは、３２ビツトデータを吸う時
には、オペランドアクセス後にＳＰが＋４たけ更新され
る。Ｂ、Ｈのサイズのオペランドに対するスタックポツ
プモードの指定も可能であり、それぞれＳＰが＋１．＋
２だけ更新される。フォーマットは第２４図に示す。オ
ペランドに対しスタックポツプモードが意味を持たない
ものに対しては、予約命令例外を発生する。具体的に予
約命令例外となるのは、ｗｒｉｔｅオペランド、ｒｅａ
ｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに対するスタ
ックポツプモードｆ旨定である。
ンクリメントする。例えは、３２ビツトデータを吸う時
には、オペランドアクセス後にＳＰが＋４たけ更新され
る。Ｂ、Ｈのサイズのオペランドに対するスタックポツ
プモードの指定も可能であり、それぞれＳＰが＋１．＋
２だけ更新される。フォーマットは第２４図に示す。オ
ペランドに対しスタックポツプモードが意味を持たない
ものに対しては、予約命令例外を発生する。具体的に予
約命令例外となるのは、ｗｒｉｔｅオペランド、ｒｅａ
ｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに対するスタ
ックポツプモードｆ旨定である。
スタックブツシュモードはＳＰの内容をオペランドサイ
ズた゛けデクリメントした内容をアドレスとするメモリ
の内容をオペランドとする。スタックブツシュモードで
はオペランドアクセス前にＳＰがデクリメントされる。
ズた゛けデクリメントした内容をアドレスとするメモリ
の内容をオペランドとする。スタックブツシュモードで
はオペランドアクセス前にＳＰがデクリメントされる。
例えば、３２ビツトデータを吸う時には、オペランドア
クセス前にＳＰが−４だけ更新される。Ｂ、Ｈのサイズ
のオペランドに対するスタックブツシュモードの指定も
０Ｔ脂であり、それぞれＳＰが−１，−２だけ更新され
る。フォーマットは第２５図に示す。オペランドに対し
てスタックブツシュモードが意味を持たないものに対し
ては、予約命令例外を発生する。具体的に予約命令例外
となるのは、ｒｅａｄオペランド、ｒｅａｄ−ｍｏｄｉ
ｆｙ ｗｒｉｔｅオペランドに対するスタックブツシュ
モード指定である。
クセス前にＳＰが−４だけ更新される。Ｂ、Ｈのサイズ
のオペランドに対するスタックブツシュモードの指定も
０Ｔ脂であり、それぞれＳＰが−１，−２だけ更新され
る。フォーマットは第２５図に示す。オペランドに対し
てスタックブツシュモードが意味を持たないものに対し
ては、予約命令例外を発生する。具体的に予約命令例外
となるのは、ｒｅａｄオペランド、ｒｅａｄ−ｍｏｄｉ
ｆｙ ｗｒｉｔｅオペランドに対するスタックブツシュ
モード指定である。
（１，４，２） 多段間接アドレッシングモード複雑
なアドレッシングも、基本的には加算と間接参照の組み
合わせに分解することができる。したがって、加算と間
接参照のオペレージぢンをアドレッシングのプリミテ蓚
ブとして与えておき、それを任意に組み合わせることが
できれば、どんな複雑なアドレッシングモードをも実現
することができる。本発明のデータ処理装置の多段間接
アドレッシングモードはこのような考え方にたったアド
レッシングモードである。複雑なアドレッシングモード
は、モジュール間のデータ参照やＡＩ言語の処理系に特
に有用である。
なアドレッシングも、基本的には加算と間接参照の組み
合わせに分解することができる。したがって、加算と間
接参照のオペレージぢンをアドレッシングのプリミテ蓚
ブとして与えておき、それを任意に組み合わせることが
できれば、どんな複雑なアドレッシングモードをも実現
することができる。本発明のデータ処理装置の多段間接
アドレッシングモードはこのような考え方にたったアド
レッシングモードである。複雑なアドレッシングモード
は、モジュール間のデータ参照やＡＩ言語の処理系に特
に有用である。
多段間接アドレッシングモードを↑旨定するとき、基本
アドレッシングモード指定フィールドでは、レジスタベ
ース多段間接モード、ＰＣベース多段間接モード、絶対
ベース多段間接モードの３踵類の指定方法のうちいずれ
か１つを指定する。
アドレッシングモード指定フィールドでは、レジスタベ
ース多段間接モード、ＰＣベース多段間接モード、絶対
ベース多段間接モードの３踵類の指定方法のうちいずれ
か１つを指定する。
レジスタベース多段間接モードはレジスタの値を、拡張
する多投間接アドレッシングのベース値トスルアドレッ
シングモードである。フォーマットは第２６図に示す。
する多投間接アドレッシングのベース値トスルアドレッ
シングモードである。フォーマットは第２６図に示す。
Ｒｎは汎用レジスタの番号を示す。
ＰＣヘース多段間接モードはプログラムカウンタの値を
、拡張する多段間接アドレッシングのベース値とするア
ドレっシングモードである。フォーマットは第２７図に
示す。
、拡張する多段間接アドレッシングのベース値とするア
ドレっシングモードである。フォーマットは第２７図に
示す。
絶対ベース多段間接モードはゼロを、拡張する多段間接
アドレッシングのベース値とするアドレッシングモード
である。フォーマットは第２８図に示す。
アドレッシングのベース値とするアドレッシングモード
である。フォーマットは第２８図に示す。
拡張する多段間接モード指定フィールドは、１６ビツと
を単位としており、これを任意回繰り返す。
を単位としており、これを任意回繰り返す。
１没の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（Ｘｉ、×２
、×４、×８）と加算、メモリの間接参照、を行なう。
加算、インデクスレジスタのスケーリング（Ｘｉ、×２
、×４、×８）と加算、メモリの間接参照、を行なう。
多段間接モードのフォーマットは第２９図で示す。各フ
ィールドは以下に示す意味をもつ。
ィールドは以下に示す意味をもつ。
Ｅ＝０：多段間接モード継続
Ｅ＝１ニアドレス計算終了
ｔｍｐ＝＝）ａｄｄｒｅｓｓ ｏｆ ｏｐｅｒａｎｄＩ
＝Ｏ：メモリ間接参照なし ｔｍｐ ＋ ｄｉｓｐ ＋ Ｒｘ ＊ ５ｃａｌｅ ＝
＝） ｔｍｐ■＝１：メモリ間接参照あり ｍｅｍ［ｔｍｐ＋ｄｉｓｐ ＋ Ｒｘ ＊ ５ｃａｌｅ
］＝＝） ｔｍｐＭ＝Ｏ： ＜Ｒｘ＞をインデクスとし
て吏用Ｍ＝１：特殊なインデクス ＜ＲＸ＞＝Ｏインデクス（直を加算しない（Ｒｘ ＝
Ｏ） ＜Ｒｘ＞＝１プログラムカウンタをインデクス値として
使用 （Ｒｘ ＝ ＰＣ） ＜Ｒｘ＞ ＝ ２〜 ｒｅｓｅｒｖｅｄＤ＝０：多段間
接モード中の４ビツトのフィールドｄ４の値を４倍して
ディスプレースメント哨とし、これを加算する。ｄ４は
符号付きとして扱い、オペランドのサイズとは関係なく
必ず４＠して使用する。
＝Ｏ：メモリ間接参照なし ｔｍｐ ＋ ｄｉｓｐ ＋ Ｒｘ ＊ ５ｃａｌｅ ＝
＝） ｔｍｐ■＝１：メモリ間接参照あり ｍｅｍ［ｔｍｐ＋ｄｉｓｐ ＋ Ｒｘ ＊ ５ｃａｌｅ
］＝＝） ｔｍｐＭ＝Ｏ： ＜Ｒｘ＞をインデクスとし
て吏用Ｍ＝１：特殊なインデクス ＜ＲＸ＞＝Ｏインデクス（直を加算しない（Ｒｘ ＝
Ｏ） ＜Ｒｘ＞＝１プログラムカウンタをインデクス値として
使用 （Ｒｘ ＝ ＰＣ） ＜Ｒｘ＞ ＝ ２〜 ｒｅｓｅｒｖｅｄＤ＝０：多段間
接モード中の４ビツトのフィールドｄ４の値を４倍して
ディスプレースメント哨とし、これを加算する。ｄ４は
符号付きとして扱い、オペランドのサイズとは関係なく
必ず４＠して使用する。
Ｄ＝１：多段間接モードの拡張部で指定されたｄｉｓｐ
ｘ（１６／３２ビツト）をディスプレースメント値とし
、これを加算する。
ｘ（１６／３２ビツト）をディスプレースメント値とし
、これを加算する。
拡張部のサイズはｄ４フィールドでｆ旨定する。
ｄ４＝ｏｏ０１ ｄｉｓｐｘは１６ビツトｄ４＝ｏｏ１
０ ｄｉｓｐｘは３２ビツトＸｘ ：インデクスのスケ
ール（ｓ ｃ ａ １ ｅ ＝ １／２／４／８ ）プ
ログラムカウンタに対して×２、×４、×８のスケーリ
ングを行なった場合には、その段の処理路ｒ後の中間ｎ
＠ （ｔｍｐ ）として、不定値が入る。この多段間接
モードによって得られる実効アドレスは予測できない値
となるが、例外は発生しない。プログラムカウンタに対
するスケーリングの〒旨定は行なってはいけない。
０ ｄｉｓｐｘは３２ビツトＸｘ ：インデクスのスケ
ール（ｓ ｃ ａ １ ｅ ＝ １／２／４／８ ）プ
ログラムカウンタに対して×２、×４、×８のスケーリ
ングを行なった場合には、その段の処理路ｒ後の中間ｎ
＠ （ｔｍｐ ）として、不定値が入る。この多段間接
モードによって得られる実効アドレスは予測できない値
となるが、例外は発生しない。プログラムカウンタに対
するスケーリングの〒旨定は行なってはいけない。
多段間接モードによる命令フォーマットのバリエージぢ
ンを第３０図、第３１図に示す。第３０図は多段間接モ
ードが４も続するか柊ｒするかのバリエーションを示す
。第３１図はディスプレースメントのサイズのバリエー
ションを示す。
ンを第３０図、第３１図に示す。第３０図は多段間接モ
ードが４も続するか柊ｒするかのバリエーションを示す
。第３１図はディスプレースメントのサイズのバリエー
ションを示す。
任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽１威されるというメリットがある。多段の
間接参照の頻度が非常に少ないとしても、コンパイラと
しては必ず正しいコードを発生できなければならｌ；い
からである。このため、フォーマット上、任意の段数が
可能になっている。
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽１威されるというメリットがある。多段の
間接参照の頻度が非常に少ないとしても、コンパイラと
しては必ず正しいコードを発生できなければならｌ；い
からである。このため、フォーマット上、任意の段数が
可能になっている。
（１，５）例外処理
本発明のデータ処理装置ではソフトウェア負荷の軽減の
ため、豊富な例外処理機能をもつ、本発明のデータ処理
装置では例外処理は、命令処理を再実行するもの（例外
）、命令処理を完ｒするもの（トラップ）、」］込の３
挿頌に分けて名称をつけている。また本発明のデータ処
４ ’Ａ ｊ＃では、この３踵の例外処理と、システム
障Ｂを聡称してＥＩＴと呼ぶ。
ため、豊富な例外処理機能をもつ、本発明のデータ処理
装置では例外処理は、命令処理を再実行するもの（例外
）、命令処理を完ｒするもの（トラップ）、」］込の３
挿頌に分けて名称をつけている。また本発明のデータ処
４ ’Ａ ｊ＃では、この３踵の例外処理と、システム
障Ｂを聡称してＥＩＴと呼ぶ。
（２）機能ブロックの構成
第２図に本発明のデータ処理装置のブロック図を示す。
本発明のデータ処理装置の内部を機能的に太き（分ける
と、命令フェッチ部（５１）、命令デコード部！５２．
ＰＣ計淳部・５ｍ、オペランドアドレス計算部自）、マ
イクロＲＯＭ部（５０、データ演算部′鰻、外部バスイ
ンターフェイス部５ηに分かれる。第２図では、その他
にＣＰＵ外部にアドレスを出力するアドレス出力回路側
とＣＰＵ外部とデータの人出力を行うデータ入出力回路
ｔ＋５９）を他の機能ブロック部と分けて示した。
と、命令フェッチ部（５１）、命令デコード部！５２．
ＰＣ計淳部・５ｍ、オペランドアドレス計算部自）、マ
イクロＲＯＭ部（５０、データ演算部′鰻、外部バスイ
ンターフェイス部５ηに分かれる。第２図では、その他
にＣＰＵ外部にアドレスを出力するアドレス出力回路側
とＣＰＵ外部とデータの人出力を行うデータ入出力回路
ｔ＋５９）を他の機能ブロック部と分けて示した。
（２，１）命令フェッチ部
命令フェッチ部１５ηにはブランチバッファ、命令キュ
ーとその制御品などがあり、次にフェッチすヘキ命令の
アドレスを決定して、ブランチバッファやＣＰＵ外部の
メ４ ＋）から命令をフェッチする。
ーとその制御品などがあり、次にフェッチすヘキ命令の
アドレスを決定して、ブランチバッファやＣＰＵ外部の
メ４ ＋）から命令をフェッチする。
ブランチバッファへの命令登録も行う。
ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特願Ｓ ６１−２０２０４１で詳しく述べられている
。
ッシュとして動作する。ブランチバッファの動作の詳細
は特願Ｓ ６１−２０２０４１で詳しく述べられている
。
次にフェッチすべき命令のアドレスは命令キューに入力
すべき命令のアドレスとして専用のカウンタで計算され
る。分岐やジャンプが起きたときには、新たな命令のア
ドレスが、ＰＣＣ計部５３１やデータ演算部（（至）よ
り転送されてくる。
すべき命令のアドレスとして専用のカウンタで計算され
る。分岐やジャンプが起きたときには、新たな命令のア
ドレスが、ＰＣＣ計部５３１やデータ演算部（（至）よ
り転送されてくる。
ＣＰＵ外部のメモリから命令をフェッチするときは、外
部バスインターフェイス部・圀を通して、フェッチすべ
き命令のアドレスをアドレス出力回路′５＆からＣＰＵ
外部に出力し、データ入出力回路１５９）をから命令コ
ードをフェッチする。
部バスインターフェイス部・圀を通して、フェッチすべ
き命令のアドレスをアドレス出力回路′５＆からＣＰＵ
外部に出力し、データ入出力回路１５９）をから命令コ
ードをフェッチする。
バッファリングした命令コードのうち、命令デコード部
潤で次にデコードすべき命令コードを命令デコード部匝
に出力する。
潤で次にデコードすべき命令コードを命令デコード部匝
に出力する。
（２，２）命令デコード部
命令デコード即成では基本的に１６ビツト（ハーフワー
ド）単位に命令コードをデコードする。このブロックに
は第１ハーフワードに含まれるオペコードをデコードす
るＦＨＷデコーダ、第２、第３ハーフワードに含まれる
オペコードをデコードするＮＦＬ（Ｗデコーダ、アドレ
ッシングモードをデコードするアドレッシングモードデ
コーダが含まれる。
ド）単位に命令コードをデコードする。このブロックに
は第１ハーフワードに含まれるオペコードをデコードす
るＦＨＷデコーダ、第２、第３ハーフワードに含まれる
オペコードをデコードするＮＦＬ（Ｗデコーダ、アドレ
ッシングモードをデコードするアドレッシングモードデ
コーダが含まれる。
ざらにＦＨＷデコーダやＮＦＨＷデコーダの出力をさら
にデコードして、マイクロＲＯＭのエントリアドレスを
計算するデコーダ２、条件分岐命令の分岐予測を行う分
岐予測機構、オペランドアドレス計算のときのパイプラ
インコンフリクとをチエツクするアドレス計算コンフリ
クトチエツク機構も含まれる。
にデコードして、マイクロＲＯＭのエントリアドレスを
計算するデコーダ２、条件分岐命令の分岐予測を行う分
岐予測機構、オペランドアドレス計算のときのパイプラ
インコンフリクとをチエツクするアドレス計算コンフリ
クトチエツク機構も含まれる。
命令フェッチ部より入力された命令コードを２クロツク
につきＯ〜６バイトのデコードする。デコード結果のう
ち、データ演疼部１５０での演算に関する情報がマイク
ロＲＯＭ部１５υに、オペランドアドレス計算に関係す
る情報がオペランドアドレス計俸部１Ｆ４）に、ＰＣ，
ｔｔ痒に関係する情報がＰＣＣ計部５（９）に、それぞ
れ出力される。
につきＯ〜６バイトのデコードする。デコード結果のう
ち、データ演疼部１５０での演算に関する情報がマイク
ロＲＯＭ部１５υに、オペランドアドレス計算に関係す
る情報がオペランドアドレス計俸部１Ｆ４）に、ＰＣ，
ｔｔ痒に関係する情報がＰＣＣ計部５（９）に、それぞ
れ出力される。
（２，３）マイクロＲＯＭ部
マイクロＲＯＭ部１的には主にデータ演算部５６１を制
御するマイクロプログラムが格納されているマイクロＲ
ＯＭ、マイクロシーケンサ、マイクロ命令デコーダなど
が含まれる。マイクロ命令はマイクロＲＯＭから２クロ
ツクに１度読み出される。マイクロシーケンサはマイク
ロプログラムで示されるシーケンス処理の他に、例外ミ
刷込、トラップ（この３つをあわせてＥＩＴと呼ぶ）の
処理をハードウェア的に受付ける。またマイクロＲＯＭ
部はストアバッファの処理も行う。マイクロＲＯＭ部に
は命令コードに依存しない刷込みや演算実行結果−によ
るフラッグ情報と、デコーダ２の出力など命令デコード
部の出力が入力される。マイクロデコーダの出力は王に
データ演算部・５Ｇに対して出力されるが、ジャンプ命
令の実行による他の先行逸理中止情報など一部の情報は
他のブロックへも出力される。
御するマイクロプログラムが格納されているマイクロＲ
ＯＭ、マイクロシーケンサ、マイクロ命令デコーダなど
が含まれる。マイクロ命令はマイクロＲＯＭから２クロ
ツクに１度読み出される。マイクロシーケンサはマイク
ロプログラムで示されるシーケンス処理の他に、例外ミ
刷込、トラップ（この３つをあわせてＥＩＴと呼ぶ）の
処理をハードウェア的に受付ける。またマイクロＲＯＭ
部はストアバッファの処理も行う。マイクロＲＯＭ部に
は命令コードに依存しない刷込みや演算実行結果−によ
るフラッグ情報と、デコーダ２の出力など命令デコード
部の出力が入力される。マイクロデコーダの出力は王に
データ演算部・５Ｇに対して出力されるが、ジャンプ命
令の実行による他の先行逸理中止情報など一部の情報は
他のブロックへも出力される。
（２，４）オペランドアドレス計ｑ部
オペランドアドレス計箪部５４）は、命令デコード祁・
ｌｌ（２）のアドレスデコーダなどから出力されたオペ
ランドアドレス計算に関係する情報によりハードワイヤ
ードｉｌＪ ｍｌされる。このブロックではオペランド
のアドレス計算に関するほとんどの処理が行われる。メ
モリ間接アドレシングのためのメモリアクセスのアドレ
スやオペランドアドレスがメモリにマツプされたＩ１０
領域に入るかどうかのチエツクも行われる。
ｌｌ（２）のアドレスデコーダなどから出力されたオペ
ランドアドレス計算に関係する情報によりハードワイヤ
ードｉｌＪ ｍｌされる。このブロックではオペランド
のアドレス計算に関するほとんどの処理が行われる。メ
モリ間接アドレシングのためのメモリアクセスのアドレ
スやオペランドアドレスがメモリにマツプされたＩ１０
領域に入るかどうかのチエツクも行われる。
アドレス計算晧東は外部バスインターフェイス部５ηに
送られる。アドレス計算に必要な汎用レジスタやプログ
ラムカウンタの値はデータ演算部より入力される。
送られる。アドレス計算に必要な汎用レジスタやプログ
ラムカウンタの値はデータ演算部より入力される。
メモリ間接アドレッシングを行うときは外部バスインタ
ーフェイス部５ηを通してアドレス出力回路（５８）か
らＣＰＵ外部に参照すべきメモリアドレスを出力し、デ
ータ入出力Ｋ ｔｅｑ）から入力された間接アドレス値
を命令デコード部（５謁をそのまま通過させてフェッチ
する。
ーフェイス部５ηを通してアドレス出力回路（５８）か
らＣＰＵ外部に参照すべきメモリアドレスを出力し、デ
ータ入出力Ｋ ｔｅｑ）から入力された間接アドレス値
を命令デコード部（５謁をそのまま通過させてフェッチ
する。
（２，５）ＰＣｉｔｔ卓部
ｐｃ、ｔｔ 痒部（５（至）は命令デコード部ｊ５２）
から出力されるＰＣ計算に関係する情報でハードワイヤ
ードに制御され、命令のＰＣ値を計算する。本特許のデ
ータ処４装置は可変長命令セッとを持っており、命令を
デコードしてみないとその命令の長さが旬らない。
から出力されるＰＣ計算に関係する情報でハードワイヤ
ードに制御され、命令のＰＣ値を計算する。本特許のデ
ータ処４装置は可変長命令セッとを持っており、命令を
デコードしてみないとその命令の長さが旬らない。
ｐｃ＃Ｊｒ４部５３）は、命令デコード部１園から出力
される命令長をデコード中の命令のＰ（Ｊｆｉに７１０
算することによりつぎの命令のＰＣ値を作り出す。また
、命令デコード部１５２１が、分岐命令をデコードして
デコード段階での分岐を指示したときは命令長の代わり
に分岐変位を分岐命令のＰＣｆｉｉＩに加算することに
より分岐先暗合のＰＣ値を計算する。分岐命令に対して
命令デコード段階で分岐を行うことを本発明のデータｑ
＆理装置ではプリブランチと呼ぶ。プリブランチの方法
については特碩昭６１−２０４５００と特願昭６１−２
００５５７で詳しく建べられている。
される命令長をデコード中の命令のＰ（Ｊｆｉに７１０
算することによりつぎの命令のＰＣ値を作り出す。また
、命令デコード部１５２１が、分岐命令をデコードして
デコード段階での分岐を指示したときは命令長の代わり
に分岐変位を分岐命令のＰＣｆｉｉＩに加算することに
より分岐先暗合のＰＣ値を計算する。分岐命令に対して
命令デコード段階で分岐を行うことを本発明のデータｑ
＆理装置ではプリブランチと呼ぶ。プリブランチの方法
については特碩昭６１−２０４５００と特願昭６１−２
００５５７で詳しく建べられている。
ＰＣＣ計部５（９）の計算結果は各命令のＰＣ値として
命令のデコード結果とともに出力されるほか、プリブラ
ンチ時には、次にデコードすべき命令のアドレスとして
命令フェッチ部に出力される。
命令のデコード結果とともに出力されるほか、プリブラ
ンチ時には、次にデコードすべき命令のアドレスとして
命令フェッチ部に出力される。
また、次に命令デコード部・ｙｉｚでデコードされる命
令の分岐予測のためのアドレスにも使用される。
令の分岐予測のためのアドレスにも使用される。
分岐予測の方法については持１頭昭６２−８３９４で詳
しく述べられている。
しく述べられている。
（２，６）データ演県部
データ演像部５俤はマイクロプログラムにより制御され
、マイクロＲＯＭ部５（へ）の出力情報に従い、各命令
の機能を実現するに必＠な演算をレジスタと演狼器で実
行する。演算対象となるオペランドがアドレスや即６ｆ
４の場合は、オペランドアドレス計算部（間で計算され
たアドレスや即値を外部バスインターフェイス部１５７
）を通過させて得る。また、演算対象となるオペランド
がＣＰＵ外部のメモリにあるデータの場合は、アドレス
計４部５４）で計算されたアドレスをバスインターフェ
イス部５ηがアドレス出力回路６機から出力して、ＣＰ
Ｕ外部のメモリからフェッチしたオペランドをデータ入
出力回路１５９）からｉ得る。
、マイクロＲＯＭ部５（へ）の出力情報に従い、各命令
の機能を実現するに必＠な演算をレジスタと演狼器で実
行する。演算対象となるオペランドがアドレスや即６ｆ
４の場合は、オペランドアドレス計算部（間で計算され
たアドレスや即値を外部バスインターフェイス部１５７
）を通過させて得る。また、演算対象となるオペランド
がＣＰＵ外部のメモリにあるデータの場合は、アドレス
計４部５４）で計算されたアドレスをバスインターフェ
イス部５ηがアドレス出力回路６機から出力して、ＣＰ
Ｕ外部のメモリからフェッチしたオペランドをデータ入
出力回路１５９）からｉ得る。
演疼器としてはＡＬＵ、バレルシフタ、プライオリティ
エンコーダやカウンタ、シフトレジスタなどがある。レ
ジスタと主な演籐器の間は３バスで結合されてＳす、１
つのレジスタ間演算を指示する１マイクロ命令を２クロ
ツクサイクルで処理する。
エンコーダやカウンタ、シフトレジスタなどがある。レ
ジスタと主な演籐器の間は３バスで結合されてＳす、１
つのレジスタ間演算を指示する１マイクロ命令を２クロ
ツクサイクルで処理する。
データ演算のときＣＰＵ外部のメモリをアクセスする必
要がある時はマイクロプログラムの指示により外部バス
インターフェイス部５７１を通してアドレ、ス出力回路
！層からアドレスをＣＰＵ外部に出力し、データ入出力
回路゛５９）を１勇して目的のデータをフェッチする。
要がある時はマイクロプログラムの指示により外部バス
インターフェイス部５７１を通してアドレ、ス出力回路
！層からアドレスをＣＰＵ外部に出力し、データ入出力
回路゛５９）を１勇して目的のデータをフェッチする。
ＣＰＵ外部のメモリにデータをストアするときは外部バ
スインターフェイス部・５ηを通してアドレス出力回路
５因よりアドレスを出力すると同時に、データ入出力回
路（５９）からデータをＣＰＵ外部に出力する。オペラ
ンドストアを効率的に行うためデータ演草部′５（２）
には４バイトのストアバッファがある。
スインターフェイス部・５ηを通してアドレス出力回路
５因よりアドレスを出力すると同時に、データ入出力回
路（５９）からデータをＣＰＵ外部に出力する。オペラ
ンドストアを効率的に行うためデータ演草部′５（２）
には４バイトのストアバッファがある。
ジャンプ命令の処理や例外処４などを行って新たな命令
アドレスをデータ演痙部′５（へ）が得たときはこれを
命令フェッチ部（５１）とｐｃ！′ｔ＊部（５□□□に
出力する。
アドレスをデータ演痙部′５（へ）が得たときはこれを
命令フェッチ部（５１）とｐｃ！′ｔ＊部（５□□□に
出力する。
（２，７）外部バスインターフェイス部外部バスインタ
ーフェイス部・５７）は本持許のデータ迅理装置責の外
部バスでの通信を制御する。メモリのアクセスはすべて
クロック同期で行われ、最／Ｊ％ ２クロツクサイクル
で行うことができる。
ーフェイス部・５７）は本持許のデータ迅理装置責の外
部バスでの通信を制御する。メモリのアクセスはすべて
クロック同期で行われ、最／Ｊ％ ２クロツクサイクル
で行うことができる。
メモリに対するアクセス要求は命令フェッチ祁１５０、
アドレス計算部（２）、データ演算部叫から独立に生じ
る。外部バスインターフェイス部；５カはこれらのメモ
リアクセス要求を個停する。さらにメモリとＣＰｔＪを
結ぶデータバスサイズである３２ビ、ノド（ワード）の
整置境界をまたぐメモリ番地にあるデータのアクセスは
、このブロック内で自動的にワード境界をまたぐことを
検知して、２回のメモリアクセスに分解して行う。
アドレス計算部（２）、データ演算部叫から独立に生じ
る。外部バスインターフェイス部；５カはこれらのメモ
リアクセス要求を個停する。さらにメモリとＣＰｔＪを
結ぶデータバスサイズである３２ビ、ノド（ワード）の
整置境界をまたぐメモリ番地にあるデータのアクセスは
、このブロック内で自動的にワード境界をまたぐことを
検知して、２回のメモリアクセスに分解して行う。
ブリフェッチするオペランドとストアするオペランドが
市する場合の、コンフリクト防止熾理やストアオペラン
ドからフェッチオペランドへのバイパス処理も行う。
市する場合の、コンフリクト防止熾理やストアオペラン
ドからフェッチオペランドへのバイパス処理も行う。
（３）パイプライン機構
本発明のデータ処、′（ｆ！ 装置のパイプライン１へ
理は第３図に示す構成となる。命令のブリフェッチを行
う暗合フェッチステージ（ＩＦステージｌ：３Ｎ ）
、 ６−ｉＪ令のデコードを行うデコードステージ（Ｄ
ステージｔ３２ ） 、オペランドのアドレス計算を行
うオペランドアドレス計算ステージ（Ａステージ＋３３
１ ） 、 ？イクロＲＯＭアクセス（侍にＲステージ
、刻と呼ぶ）とオペランドのブリフェッチ（特にＯＦス
テージ・籾と呼ぶ）を行うオペランドフェッチステージ
（Ｆステージ１３４Ｉ）、命令の実行を行う実行ステー
ジ（Ｅステージ・雪）の５段構成をパイプライン処理の
基本とする。Ｅステージ、３５）では１段のストアバッ
フ１があるほか、商機能命令の一部は命令実行自体をパ
イプライン化するため、実際には５段以上のパイプライ
ン処理効果がある。
理は第３図に示す構成となる。命令のブリフェッチを行
う暗合フェッチステージ（ＩＦステージｌ：３Ｎ ）
、 ６−ｉＪ令のデコードを行うデコードステージ（Ｄ
ステージｔ３２ ） 、オペランドのアドレス計算を行
うオペランドアドレス計算ステージ（Ａステージ＋３３
１ ） 、 ？イクロＲＯＭアクセス（侍にＲステージ
、刻と呼ぶ）とオペランドのブリフェッチ（特にＯＦス
テージ・籾と呼ぶ）を行うオペランドフェッチステージ
（Ｆステージ１３４Ｉ）、命令の実行を行う実行ステー
ジ（Ｅステージ・雪）の５段構成をパイプライン処理の
基本とする。Ｅステージ、３５）では１段のストアバッ
フ１があるほか、商機能命令の一部は命令実行自体をパ
イプライン化するため、実際には５段以上のパイプライ
ン処理効果がある。
各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。
５つのステージが完全に独立動作する。
各ステージは１回の処理を最小２クロックで行うことが
できる。従って４想的には２クロツクごとに次々とパイ
プライン処理が進行する。
できる。従って４想的には２クロツクごとに次々とパイ
プライン処理が進行する。
本発明のデータ処理装備にはメモリーメモリ間演算や、
メモリ間接アドレッシングなど、基本パイプライン処理
１回だけでは処理が行えない命令があるが、本発明のデ
ータ処理装置はこれらの処理に対してもなるべく均衡し
たパイプライン処理が行えるように設計されている。複
数のメモリオペランドをもつ命令に対してはメモリオペ
ランドの数をもとに、デコード段階で護数のパイプライ
ン処理単位（ステップコード）に分解してパイプライン
処理を行うのである。パイプライン処理単位の分解方法
に関しては持、傾詔６１−２３６４５６で詳しく述べら
れている。
メモリ間接アドレッシングなど、基本パイプライン処理
１回だけでは処理が行えない命令があるが、本発明のデ
ータ処理装置はこれらの処理に対してもなるべく均衡し
たパイプライン処理が行えるように設計されている。複
数のメモリオペランドをもつ命令に対してはメモリオペ
ランドの数をもとに、デコード段階で護数のパイプライ
ン処理単位（ステップコード）に分解してパイプライン
処理を行うのである。パイプライン処理単位の分解方法
に関しては持、傾詔６１−２３６４５６で詳しく述べら
れている。
１Ｆステージ３１１からＤステージ６４に渡されるｔ＃
Ｍは命令コードそのものである。Ｄステージ瞥からＡ
ステージに渡される情報は命令で指定された潰算に関す
るもの（Ｄコード８１）と呼ぶ）と、オペランドのアド
レス計算に関係するもの（ＡコードＩｚと呼ぶ）との２
つある。Ａステージ（ト）からＦステージに渡される情
報はマイクロプログラムルーチンのエントリ番地やマイ
クロプログラムへのパラメータなどを含むＲコード轍と
、オペランドのアドレスとアクセス方法指示清報すどを
含むＦコードとの２つである。Ｆステージ例からＥステ
ージ３ば１される情報は演算制唾ＩＨ報とリテラルなど
を含むＥコード４０と、オペランドやオペランドアドレ
スなどを含むＳコード＋４６）との２つである。
Ｍは命令コードそのものである。Ｄステージ瞥からＡ
ステージに渡される情報は命令で指定された潰算に関す
るもの（Ｄコード８１）と呼ぶ）と、オペランドのアド
レス計算に関係するもの（ＡコードＩｚと呼ぶ）との２
つある。Ａステージ（ト）からＦステージに渡される情
報はマイクロプログラムルーチンのエントリ番地やマイ
クロプログラムへのパラメータなどを含むＲコード轍と
、オペランドのアドレスとアクセス方法指示清報すどを
含むＦコードとの２つである。Ｆステージ例からＥステ
ージ３ば１される情報は演算制唾ＩＨ報とリテラルなど
を含むＥコード４０と、オペランドやオペランドアドレ
スなどを含むＳコード＋４６）との２つである。
Ｅステージ３０以外のステージで検出ざ几たＥＩＴはそ
のコードがＥステージ鉗の到達するまではＥ’Ｉ Ｔ処
理を起動しない。Ｅステージ・３５）で処理さ几ている
命令のみが実行段階の命令であり、ＩＦステージ１３１
）〜Ｆステージ＋３４）で処理されている命分はまだ実
行段階に至っていないのである。従ってＥスデージ３θ
以外で検出されたＥＩＴは検出したことをステップコー
ド中に記録して次のステージに伝えられるのみである。
のコードがＥステージ鉗の到達するまではＥ’Ｉ Ｔ処
理を起動しない。Ｅステージ・３５）で処理さ几ている
命令のみが実行段階の命令であり、ＩＦステージ１３１
）〜Ｆステージ＋３４）で処理されている命分はまだ実
行段階に至っていないのである。従ってＥスデージ３θ
以外で検出されたＥＩＴは検出したことをステップコー
ド中に記録して次のステージに伝えられるのみである。
（３，１）パイプライン処理単位
（３，１，１） 命令コードフィールドの分頃本発明
のデータ処理装置のパイプライン処理単位は命令セット
のフォーマットの特徴を利用して決定されている。（１
）の節で述べたように、本発明のデータ処理装置の命令
は２バイト単位の０Ｔ変長命令であり、基本的には（２
バイトの命令基本部子０〜４バイトのアドレッシング拡
張部）を１〜３回操り返すことにより命令が構成されて
いる。
のデータ処理装置のパイプライン処理単位は命令セット
のフォーマットの特徴を利用して決定されている。（１
）の節で述べたように、本発明のデータ処理装置の命令
は２バイト単位の０Ｔ変長命令であり、基本的には（２
バイトの命令基本部子０〜４バイトのアドレッシング拡
張部）を１〜３回操り返すことにより命令が構成されて
いる。
命令基本部には多くの場合オペコード部とアドレッシン
グ指定部があり、インデックスアドレシングやメモリ、
間接アドレッシングが必要なときにはアドレッシング拡
張部の代わりに（２バイトの多段間接モード指定部＋０
〜４バイトのアドレッシング拡張部）が任意側付く。ま
た、命令により２または４バイトの命令固有の拡張部が
岐後に付く。
グ指定部があり、インデックスアドレシングやメモリ、
間接アドレッシングが必要なときにはアドレッシング拡
張部の代わりに（２バイトの多段間接モード指定部＋０
〜４バイトのアドレッシング拡張部）が任意側付く。ま
た、命令により２または４バイトの命令固有の拡張部が
岐後に付く。
命令基本部には命令のオペコード、基本アドレッシング
モード、リテラルなどが含まれる。アドレッシング拡張
部はディスプレースメント、参色対アドレス、即値、分
岐命令の変位のいずれかである。命令固有の拡張部には
レジスタマツプ、Ｉ−ｆｏｒｍａｔ命令の即値指定など
がある。第３２図で本発明のデータ処理装置の基本的命
令フォーマットの特徴を示す。
モード、リテラルなどが含まれる。アドレッシング拡張
部はディスプレースメント、参色対アドレス、即値、分
岐命令の変位のいずれかである。命令固有の拡張部には
レジスタマツプ、Ｉ−ｆｏｒｍａｔ命令の即値指定など
がある。第３２図で本発明のデータ処理装置の基本的命
令フォーマットの特徴を示す。
（３，１，２） ステップコードへの命令の分解本発
明のデータ処理装置ｆでは上記の命令フォーマットの特
徴を生かしたパイプライン処理を行う。
明のデータ処理装置ｆでは上記の命令フォーマットの特
徴を生かしたパイプライン処理を行う。
Ｄステージｓカでは（２バイトの命令爪本部＋０〜４バ
イトのアドレッシング拡張部）、（多段間接モード指定
部子アドレッシング拡張部）または命令固有の拡張部を
１つのデコード単位として処理する。各回のデコード結
果をステップコードと呼び、Ａステージ關９Ｌ降ではこ
のステップコードをパイプライン％４の単位としている
。ステップコードの数は命令ごとに固有であり、多段間
接モード指定を行わないとき、１つの命令は最小１個、
最大３個のステップコードに分かれる。多段間接モード
指定があればそれだけステップコードが増える。ただし
、これは後で６ベるようにデコード段階のみである。
イトのアドレッシング拡張部）、（多段間接モード指定
部子アドレッシング拡張部）または命令固有の拡張部を
１つのデコード単位として処理する。各回のデコード結
果をステップコードと呼び、Ａステージ關９Ｌ降ではこ
のステップコードをパイプライン％４の単位としている
。ステップコードの数は命令ごとに固有であり、多段間
接モード指定を行わないとき、１つの命令は最小１個、
最大３個のステップコードに分かれる。多段間接モード
指定があればそれだけステップコードが増える。ただし
、これは後で６ベるようにデコード段階のみである。
（３，１，３） プログラムカウンタの管理本発明の
データ処理装置のパイプライン上に存在するステップコ
ードはすべて別命令に対するものであるｏＴ能性があり
、プログラムカウンタの値はステップコードごとに１１
する。すべてのステップコードはそのステップコードの
もとになった命令のプログラムカウンタ値をもつ。ステ
ップコードに付属してパイプラインの各ステージを流れ
るプログラムカウンタ（直はステッププログラムカウン
タ（５ｐｃ）と呼ぶ。ＳＰＣはパイプラインステージを
次々と受は渡されていく。
データ処理装置のパイプライン上に存在するステップコ
ードはすべて別命令に対するものであるｏＴ能性があり
、プログラムカウンタの値はステップコードごとに１１
する。すべてのステップコードはそのステップコードの
もとになった命令のプログラムカウンタ値をもつ。ステ
ップコードに付属してパイプラインの各ステージを流れ
るプログラムカウンタ（直はステッププログラムカウン
タ（５ｐｃ）と呼ぶ。ＳＰＣはパイプラインステージを
次々と受は渡されていく。
（３，２）各パイプラインステージの処理各パイプライ
ンステージの入出カステップコードには第３図に示した
ように［史宜上名前が付けられている。またステップコ
ードはオペコードに関する処理を行い、マイクロＲＯＭ
のエントリ牌地やＥステージ（至）に対するパラメータ
などになる系列とＥステージ１３５１のマイクロ命令に
対するオペランドになる系列の２系列がある。
ンステージの入出カステップコードには第３図に示した
ように［史宜上名前が付けられている。またステップコ
ードはオペコードに関する処理を行い、マイクロＲＯＭ
のエントリ牌地やＥステージ（至）に対するパラメータ
などになる系列とＥステージ１３５１のマイクロ命令に
対するオペランドになる系列の２系列がある。
（３，２，１） 命令フェッチステージ命令フェッチ
ステージ（ＩＦステージ＋３１１ ）は命令をメモリや
ブランチバッファからフェッチし、命令キューに入力し
て、Ｄステージのｚに対して命令コードを出力する。命
令午ニーの入力は＠置された４バイト単位で行う。メモ
リから命令をフェッチするときは整置された４バイトに
つき最小２クロックを姿する。ブランチバッファがヒツ
トした時は整置された４バイトにつき１クロツクでフェ
ッチ可能である。命令キューの出力単位は２バイトごと
に”Ｔ変であり、２クロツクの間に最大６バイトまで出
力できる。また分岐の直後には命令キューをバイパスし
て命令基本部２バイとを直接命令デコーダに転送するこ
ともできる。
ステージ（ＩＦステージ＋３１１ ）は命令をメモリや
ブランチバッファからフェッチし、命令キューに入力し
て、Ｄステージのｚに対して命令コードを出力する。命
令午ニーの入力は＠置された４バイト単位で行う。メモ
リから命令をフェッチするときは整置された４バイトに
つき最小２クロックを姿する。ブランチバッファがヒツ
トした時は整置された４バイトにつき１クロツクでフェ
ッチ可能である。命令キューの出力単位は２バイトごと
に”Ｔ変であり、２クロツクの間に最大６バイトまで出
力できる。また分岐の直後には命令キューをバイパスし
て命令基本部２バイとを直接命令デコーダに転送するこ
ともできる。
ブランチバッファへの命令の登録やクリアなどの制御、
ブリフェッチ先命令アドレスの管理や命令キューの制御
もＩＦステージ１３１１で行う。
ブリフェッチ先命令アドレスの管理や命令キューの制御
もＩＦステージ１３１１で行う。
ＩＦステージ１３１１で検出するＥＩＴには命令をメモ
リからフェッチするときのバスアクセス例外や、メモリ
保護違反などによるアドレス変換例外がある。
リからフェッチするときのバスアクセス例外や、メモリ
保護違反などによるアドレス変換例外がある。
（３，２，２） 命令デコードステージ命令デコード
ステージ（Ｄステージ３カ）はＩＰステージ１３１１か
ら入力された命令コードをデコードする。デコードは命
令デコード部隨のＦＨＷデコーダ、ＮＦＨＷデコーダ、
アドレッシングモードデコーダを使用して、２クロック
単位に１度行ない、１回のデコード処理で、０〜６バイ
トの命令コードを消費する（ ＲＥＴ命令の復帰先アド
レスを含むステップコードの出力処理などでは命令コー
ドヲ消ｄしない）。１回のデコードでＡステージ困に対
してアドレス計算情報であるＡコード潤である約３５ビ
ツトの制御コードと最大３２ビツトアドレス晦飾情報と
、オペコードの中間デコード結果であるＤコード（４０
である約５０ビツトの制御コードと８ビツトのリテラル
情報と、を出力する。
ステージ（Ｄステージ３カ）はＩＰステージ１３１１か
ら入力された命令コードをデコードする。デコードは命
令デコード部隨のＦＨＷデコーダ、ＮＦＨＷデコーダ、
アドレッシングモードデコーダを使用して、２クロック
単位に１度行ない、１回のデコード処理で、０〜６バイ
トの命令コードを消費する（ ＲＥＴ命令の復帰先アド
レスを含むステップコードの出力処理などでは命令コー
ドヲ消ｄしない）。１回のデコードでＡステージ困に対
してアドレス計算情報であるＡコード潤である約３５ビ
ツトの制御コードと最大３２ビツトアドレス晦飾情報と
、オペコードの中間デコード結果であるＤコード（４０
である約５０ビツトの制御コードと８ビツトのリテラル
情報と、を出力する。
Ｄステージ３？Ｊでは各命令のＰＣ，！１″摩部１５３
）の制御、汁岐予測処理、プリブランチ命令に対するプ
リブランチ処理、命令キューからの命令コード出力処理
も行う。
）の制御、汁岐予測処理、プリブランチ命令に対するプ
リブランチ処理、命令キューからの命令コード出力処理
も行う。
Ｄステージ（３４で検出するＥＩＴには予約命令例外、
プリブランチ時の奇数アドレスジャンプトラップがある
。また、ＩＦステージ１３１１より転送されてきた各＠
ＥＩＴはステップコード内にエンコードする処理をし
てＡステージ（３３１に転送する。
プリブランチ時の奇数アドレスジャンプトラップがある
。また、ＩＦステージ１３１１より転送されてきた各＠
ＥＩＴはステップコード内にエンコードする処理をし
てＡステージ（３３１に転送する。
Ｄステージいｚにおいて、多段間接アドレッシングモー
ドを処理する場合は、２バイトの命令基本部ヲ−−）（
７）デコード単位として処理し、Ｄコード（４１）、Ａ
コード（ハ）を生成すると共に、（多段間接モード指定
部子アドレッシング拡張部）を１つのデコード単位とし
て処理し、Ｄコード１４１１、Ａコード１４カを生成す
る。
ドを処理する場合は、２バイトの命令基本部ヲ−−）（
７）デコード単位として処理し、Ｄコード（４１）、Ａ
コード（ハ）を生成すると共に、（多段間接モード指定
部子アドレッシング拡張部）を１つのデコード単位とし
て処理し、Ｄコード１４１１、Ａコード１４カを生成す
る。
（３，２，３） オペランドアドレス計算ステージオ
ペランドアドレス計算ステージ（Ａステー’）渠）は処
理が大きく２つに分かれる。１つは命令デコード部１５
２のデコーダ２を使用して、オペコードの後段デコード
を行う処理で、他方はオペランドアドレス計算部徊）で
オペランドアドレスの計算を行う処理である。
ペランドアドレス計算ステージ（Ａステー’）渠）は処
理が大きく２つに分かれる。１つは命令デコード部１５
２のデコーダ２を使用して、オペコードの後段デコード
を行う処理で、他方はオペランドアドレス計算部徊）で
オペランドアドレスの計算を行う処理である。
オヘコードの後段デコード処理はＤコー）’（４１＋ヲ
入力とし、レジスタやメモリの書き込み予約及びマイク
ロプログラムのエントリ番地とマイクロプログラムに対
するパラメータなどを含むＲコード（４３１の出力を行
う。なお、レジスタやメモリの書き込み予約は、アドレ
ス計算で珍魚したレジスタやメモリの内容が、パイプラ
イン上を先行する命令で書き換えられ、誤ったアドレス
計算が行われるのを防ぐためのものである。レジスタや
メモＩＪ 〕曹き込み予約はデッドロックを避けるため
、ステップコードごとに行うのではなく命令ごとに行う
。
入力とし、レジスタやメモリの書き込み予約及びマイク
ロプログラムのエントリ番地とマイクロプログラムに対
するパラメータなどを含むＲコード（４３１の出力を行
う。なお、レジスタやメモリの書き込み予約は、アドレ
ス計算で珍魚したレジスタやメモリの内容が、パイプラ
イン上を先行する命令で書き換えられ、誤ったアドレス
計算が行われるのを防ぐためのものである。レジスタや
メモＩＪ 〕曹き込み予約はデッドロックを避けるため
、ステップコードごとに行うのではなく命令ごとに行う
。
レジスタやメモリの書き込み予約については特願昭６２
−１４４３９４で詳しく述べられている。
−１４４３９４で詳しく述べられている。
オペランドアドレス計算処理はＡコードｔ４２ ヲ入力
とし、Ａコード（ハ）に従いオペランドアドレス計算部
（５４Ｊで加算やメモリ°間接参照を組み合わせてアド
レス計算を行い、その計算結果をＦコード（４４１とし
て出力する。この際、アドレス計算に伴うレジスタやメ
モリの読み出し時にコンフリクトチエツクを行い、先行
命令がレジスタやメモリに書き込み処理を終了していな
いためコンフリクトが指示されれば、先行印令がＥステ
ージ（至）で書き込み処理を終了するまで待つ。また、
オペランドアドレスヤメモリ間接参照のアドレスがメモ
ＩＪＫ？ツブされた！／（ｌ域に入るかどうかのチエツ
クも行う。
とし、Ａコード（ハ）に従いオペランドアドレス計算部
（５４Ｊで加算やメモリ°間接参照を組み合わせてアド
レス計算を行い、その計算結果をＦコード（４４１とし
て出力する。この際、アドレス計算に伴うレジスタやメ
モリの読み出し時にコンフリクトチエツクを行い、先行
命令がレジスタやメモリに書き込み処理を終了していな
いためコンフリクトが指示されれば、先行印令がＥステ
ージ（至）で書き込み処理を終了するまで待つ。また、
オペランドアドレスヤメモリ間接参照のアドレスがメモ
ＩＪＫ？ツブされた！／（ｌ域に入るかどうかのチエツ
クも行う。
Ａステージ（ハ）で検出するＢＩＴには予約命令例外、
特権命令例外、バスアクセス例外、アドレス変換例外、
メモリ間接アドレッシングのときのオペランドブレイク
ポイントヒツトによるデバッグトラップがある。Ｄコー
ド（４１）、Ａコード１４２自体がＥＩＴを起こしたこ
とを示しておれば、Ａステージ＋３３）はそのコードに
対してアドレス計算処理をせず、そのＥＩＴをＲコード
（４３やＦコード（４４Ｉに云える。
特権命令例外、バスアクセス例外、アドレス変換例外、
メモリ間接アドレッシングのときのオペランドブレイク
ポイントヒツトによるデバッグトラップがある。Ｄコー
ド（４１）、Ａコード１４２自体がＥＩＴを起こしたこ
とを示しておれば、Ａステージ＋３３）はそのコードに
対してアドレス計算処理をせず、そのＥＩＴをＲコード
（４３やＦコード（４４Ｉに云える。
Ａステージ１３３）において、多投間接モードの処理を
行う場合、まず、Ｄステージ（３２で命令基本部によっ
て生成されたＤコード（４１）を基にしてデコード処理
を行い、Ｒコード０瞬を生成してＦコード（４４１が生
成するまでデコーダ２がＲコードを保持しておく。また
、Ｄステージｔ３ｚで命令基本部によって生成されたＡ
コード１４ｚを基にしてオペランドアドレス計算部（圓
がアドレス計算の中間結果を保持する。
行う場合、まず、Ｄステージ（３２で命令基本部によっ
て生成されたＤコード（４１）を基にしてデコード処理
を行い、Ｒコード０瞬を生成してＦコード（４４１が生
成するまでデコーダ２がＲコードを保持しておく。また
、Ｄステージｔ３ｚで命令基本部によって生成されたＡ
コード１４ｚを基にしてオペランドアドレス計算部（圓
がアドレス計算の中間結果を保持する。
次にＤステージ３力で（多段間接モード指定部子アドレ
ッシング拡張部）によって生成されたＤコード（４１）
にはＤステージ（３力でのＥＩＴ情報しか意味を持って
いないので、デコーダ２によるデコード処理は行わず、
ＤステージでＥＩＴが発生したか否かを検知する。また
、Ｄステージ（３ｚで（多段間接モードｆ旨定部十アド
レッシング拡張部）によって生成されたＡコード心及び
先はどのアドレス計体中間結果を紙にして、アドレス計
算及びメモリ間接参照がある場合にはそれを行ってアド
レス計算が終了するまで次の（多段間接モード指定部子
アドレッシング拡張部）によって生成されたＤコード４
１）、Ａコード４２を入力して処理を繰り返す。そして
、アドレス計算が終了し、Ｓコードに）が生成されると
デコーダ２が保持しておいたＳコード（梠と共にＦステ
ージ例に出力される。
ッシング拡張部）によって生成されたＤコード（４１）
にはＤステージ（３力でのＥＩＴ情報しか意味を持って
いないので、デコーダ２によるデコード処理は行わず、
ＤステージでＥＩＴが発生したか否かを検知する。また
、Ｄステージ（３ｚで（多段間接モードｆ旨定部十アド
レッシング拡張部）によって生成されたＡコード心及び
先はどのアドレス計体中間結果を紙にして、アドレス計
算及びメモリ間接参照がある場合にはそれを行ってアド
レス計算が終了するまで次の（多段間接モード指定部子
アドレッシング拡張部）によって生成されたＤコード４
１）、Ａコード４２を入力して処理を繰り返す。そして
、アドレス計算が終了し、Ｓコードに）が生成されると
デコーダ２が保持しておいたＳコード（梠と共にＦステ
ージ例に出力される。
（３，２，４） マイクロＲＯＭアクセスステージオ
ペランドフヱッチステージ（Ｆステージ例も処理が大き
く２つに分かれる。１つはマイクロＲＣＭのアクセス処
理であり、持にＲステージ鰻と呼ぶ。
ペランドフヱッチステージ（Ｆステージ例も処理が大き
く２つに分かれる。１つはマイクロＲＣＭのアクセス処
理であり、持にＲステージ鰻と呼ぶ。
他方はオペランドプリフェッチ処理であり、持にＯＦス
テージ（３ηと呼ぶ。Ｒステージ（３６）とＯＦ’ステ
ージ３７）は必ずしも同時に動作するわけではなく、メ
モリアクセス権が＋＊にできるかどうかなどに依存して
、独立に動作する。
テージ（３ηと呼ぶ。Ｒステージ（３６）とＯＦ’ステ
ージ３７）は必ずしも同時に動作するわけではなく、メ
モリアクセス権が＋＊にできるかどうかなどに依存して
、独立に動作する。
Ｒステージ側の処理であるマイクロＲＯＭアクセス処理
はＳコードに対して次のＥステージでの実行に使用する
実行制御コードであるＳコードを作り出すためのマイク
ロＲＯＭアクセスとマイクロ命令デコード処理である。
はＳコードに対して次のＥステージでの実行に使用する
実行制御コードであるＳコードを作り出すためのマイク
ロＲＯＭアクセスとマイクロ命令デコード処理である。
１つのＳコードに対スル処理が２つ以上のマイクロプロ
グラムステップに分解される場合、マイクロＲＯＭはＥ
ステージ１３５＋で使用され、次のＳコード（４３１は
マイクロＲＯＭアクセス待ちになる。Ｒコード各３に対
するマイクロＲＯＭアクセスが行われるのはその前のＥ
ステージ；３０での最後のマイクロ命令実行の時である
。本発明のデータ逸理装置樗ではほとんどの基本命令は
１マイクロプログラムステツプ行われるため実際にはＳ
コードに３１に対するマイクロＲＯＭアクセスが次々と
行われることが多い。
グラムステップに分解される場合、マイクロＲＯＭはＥ
ステージ１３５＋で使用され、次のＳコード（４３１は
マイクロＲＯＭアクセス待ちになる。Ｒコード各３に対
するマイクロＲＯＭアクセスが行われるのはその前のＥ
ステージ；３０での最後のマイクロ命令実行の時である
。本発明のデータ逸理装置樗ではほとんどの基本命令は
１マイクロプログラムステツプ行われるため実際にはＳ
コードに３１に対するマイクロＲＯＭアクセスが次々と
行われることが多い。
Ｒステージ国で新たに検出する］ｌｊＴはない。Ｓコー
ド側が命令処理再実行型のＢＩＴを示しているときはそ
のＢＩＴ処理に対するマイクロプログラムが実行される
のでＲステージ（鏝はそのＲコード旧に従ったマイクロ
命令をフェッチする。Ｓコード（州が奇数アドレスジャ
ンプトラップを示しているときＲステージ鰻はそれをＳ
コード（４０に１云える。
ド側が命令処理再実行型のＢＩＴを示しているときはそ
のＢＩＴ処理に対するマイクロプログラムが実行される
のでＲステージ（鏝はそのＲコード旧に従ったマイクロ
命令をフェッチする。Ｓコード（州が奇数アドレスジャ
ンプトラップを示しているときＲステージ鰻はそれをＳ
コード（４０に１云える。
これはプリブランチに対するもので、Ｅステージ姫では
そのＳコード（４均で分岐が生じなければそのプリブラ
ンチを有効として奇数アドレスジャンプトラップを発生
する。
そのＳコード（４均で分岐が生じなければそのプリブラ
ンチを有効として奇数アドレスジャンプトラップを発生
する。
（３，２，５） オペランドフェッチステージオペラ
ンドフェッチステージ（ＯＦステージ！３η）はＦステ
ージ例で行う上記の２つの処理のうちオペランドプリフ
ェッチ処理を行う。
ンドフェッチステージ（ＯＦステージ！３η）はＦステ
ージ例で行う上記の２つの処理のうちオペランドプリフ
ェッチ処理を行う。
オペランドプリフェッチはＳコード（４４Ｉを入力とし
、フェッチしたオペランドとそのアドレスヲＳコード（
４６）として出力する。１つのＳコード（４４ではワー
ド境界をまたいでもよいが４バイト以Ｆのオペランドフ
ェッチを指定する。Ｓコード（個にはオペランドのアク
セスを行うかどうかの指定も含まれており、Ａステージ
＋３ａで計算したオペランドアドレス自体や即値をＥス
テージ１３５）に転送する場合にはオペランドプリフェ
ッチは行わず、Ｓコード（４４１の内容をＳコード（４
ＦｊＩとして転送する。プリフェッチしようとするオペ
ランドとＥステージμｓが書き込み処理を行おうとする
オペランドが一致するときは、オペランドプリフェッチ
はメモリから行わず、バイパスして行なう。またｌ１０
ｆｌ域に対してはオペランドプリフェッチを遅硬させ、
先行命令がすべて完ｒするまで待ってオペランドフェッ
チを行う。
、フェッチしたオペランドとそのアドレスヲＳコード（
４６）として出力する。１つのＳコード（４４ではワー
ド境界をまたいでもよいが４バイト以Ｆのオペランドフ
ェッチを指定する。Ｓコード（個にはオペランドのアク
セスを行うかどうかの指定も含まれており、Ａステージ
＋３ａで計算したオペランドアドレス自体や即値をＥス
テージ１３５）に転送する場合にはオペランドプリフェ
ッチは行わず、Ｓコード（４４１の内容をＳコード（４
ＦｊＩとして転送する。プリフェッチしようとするオペ
ランドとＥステージμｓが書き込み処理を行おうとする
オペランドが一致するときは、オペランドプリフェッチ
はメモリから行わず、バイパスして行なう。またｌ１０
ｆｌ域に対してはオペランドプリフェッチを遅硬させ、
先行命令がすべて完ｒするまで待ってオペランドフェッ
チを行う。
ＯＦステージ１３７１で検出するＢＩＴにはバスアクセ
ス例外、アドレス９４例外、オペランドプリフェッチに
対するブレイクポイントヒツトによるデバッグトラップ
がある。Ｓコード（４４がデバッグトラップ以外のＢＩ
Ｔを示しているときはそれをＳコード各員に転送し、オ
ペランドプリフェッチは行わない。
ス例外、アドレス９４例外、オペランドプリフェッチに
対するブレイクポイントヒツトによるデバッグトラップ
がある。Ｓコード（４４がデバッグトラップ以外のＢＩ
Ｔを示しているときはそれをＳコード各員に転送し、オ
ペランドプリフェッチは行わない。
Ｆコード（４４）がデバッグトラップを示しているとき
はそのＦコード（４４）に対してＢＩＴを示してぃない
七きと同じ処理をすると共にデバッグトラップをＳコー
ド（州に伝える。
はそのＦコード（４４）に対してＢＩＴを示してぃない
七きと同じ処理をすると共にデバッグトラップをＳコー
ド（州に伝える。
（３，２，６） 実行ステージ
実行ステージ（Ｅステージ（３四はＥコード（州、Ｓコ
ード（４６）を入力として動作する。このＥステージ＋
３５１が命令を実行するステージであり、Ｆステージ＋
３４９１前のステージで行われた処理はすべてＥステー
ジＩ３（へ）のための前処理である。Ｅステージ（３（
へ）でジャンプ命令が実行されたり、ＢＩＴ処理が起動
されたりしたときは、ＩＦステージ（３１１〜Ｆステー
ジ（３４１までの処理はすべて無効化される。Ｅステー
ジａｌｌ（へ）はマイクロプログラムにより制（社）さ
れ、Ｒコード（僧に示されたマイクロプログラムのエン
トリ番地からの一連のマイクロプログラムを実行するこ
とにより命令を実行する。
ード（４６）を入力として動作する。このＥステージ＋
３５１が命令を実行するステージであり、Ｆステージ＋
３４９１前のステージで行われた処理はすべてＥステー
ジＩ３（へ）のための前処理である。Ｅステージ（３（
へ）でジャンプ命令が実行されたり、ＢＩＴ処理が起動
されたりしたときは、ＩＦステージ（３１１〜Ｆステー
ジ（３４１までの処理はすべて無効化される。Ｅステー
ジａｌｌ（へ）はマイクロプログラムにより制（社）さ
れ、Ｒコード（僧に示されたマイクロプログラムのエン
トリ番地からの一連のマイクロプログラムを実行するこ
とにより命令を実行する。
マイクロＲＯＭの読み出しとマイクロ命令の実行はパイ
プライン化されて行われる。従ってマイクロプログラム
でか岐が起きたときは１マイクロスチツプの空きができ
る。また、Ｅステージばはデータ演算部・５（至）にあ
るストアバッファを利用して、４バイト以内のオペラン
ドストアと次のマイクロ命令実行をパイプライン処理す
ることもできる。
プライン化されて行われる。従ってマイクロプログラム
でか岐が起きたときは１マイクロスチツプの空きができ
る。また、Ｅステージばはデータ演算部・５（至）にあ
るストアバッファを利用して、４バイト以内のオペラン
ドストアと次のマイクロ命令実行をパイプライン処理す
ることもできる。
Ｅステージ醸ではＡステージ（簑で行ったレジスタやメ
モリに対する書き込み予約をオペランドの書き込みの後
、解除する。
モリに対する書き込み予約をオペランドの書き込みの後
、解除する。
また条件分岐命令がＥステージ（ハ）で分岐を起こした
ときはその条件分岐命令に対する分岐予測が誤っていた
のであるから分岐Ｋｉ歴の書間えを行う。
ときはその条件分岐命令に対する分岐予測が誤っていた
のであるから分岐Ｋｉ歴の書間えを行う。
ＥステージＧ（へ）で検出されるＥＩＴにはバスアクセ
ス例外、アドレス変換例外、デバッグトラップ、奇数ア
ドレスジャンプトラップ、予約機能例外、不正オペラン
ド例外、予約スタックフォーマット例外、ゼロ除算トラ
ップ、無条件トラップ、条件トラップ、遅低コンテ干ス
トトラップ、外部刷込、リセットρｊ込、システム障ｇ
がある。
ス例外、アドレス変換例外、デバッグトラップ、奇数ア
ドレスジャンプトラップ、予約機能例外、不正オペラン
ド例外、予約スタックフォーマット例外、ゼロ除算トラ
ップ、無条件トラップ、条件トラップ、遅低コンテ干ス
トトラップ、外部刷込、リセットρｊ込、システム障ｇ
がある。
ＥステージＧ〜で検出されたＥＩＴはすべてＥＩＴ処理
されるがＥステージα前のＩＦステージＧｌｌ〜Ｆステ
ージ制の間で検出されるＲコード（４３１やＳコード（
刺に反映されているＥＩＴは必ずＥＩＴ処理されるとは
限らない。ＩＦステージ（１１１〜Ｆステ一ジ例の間で
検出したが、先行の命令がＥステージ（ハ）でジャンプ
命令が実行されたなどの原因でＥステージ（３５）まで
到達しなかったＢＩＴはすべてキャンセルされる。
されるがＥステージα前のＩＦステージＧｌｌ〜Ｆステ
ージ制の間で検出されるＲコード（４３１やＳコード（
刺に反映されているＥＩＴは必ずＥＩＴ処理されるとは
限らない。ＩＦステージ（１１１〜Ｆステ一ジ例の間で
検出したが、先行の命令がＥステージ（ハ）でジャンプ
命令が実行されたなどの原因でＥステージ（３５）まで
到達しなかったＢＩＴはすべてキャンセルされる。
そのＥＩＴを起こした命令はそもそも実行されなかった
ことになる。
ことになる。
外部刷込や遅延割込は命令の切れ目でＥステージ３Ｉ５
１で直接受は付けられ、マイクロプログラムにより必要
な処理が実行される。その他の各種ＥＩＴも処理はマイ
クロプログラムにより行われる。
１で直接受は付けられ、マイクロプログラムにより必要
な処理が実行される。その他の各種ＥＩＴも処理はマイ
クロプログラムにより行われる。
（３，３）各パイプラインステージの状態制仰パイプラ
インの各ステージは入力ラッチと出力ラッチを持ち、他
のステージとは独立に動作することを基本とする。各ス
テージは１つ前に行った処理が終わり、その処理結果を
出力ラッチから次のステージの入力ラッチに転送し、自
分のステージの入力ラッチに次の処理に必ｆ４ ｆｌ入
力信号がすべてそろえば次の処理を開始する。
インの各ステージは入力ラッチと出力ラッチを持ち、他
のステージとは独立に動作することを基本とする。各ス
テージは１つ前に行った処理が終わり、その処理結果を
出力ラッチから次のステージの入力ラッチに転送し、自
分のステージの入力ラッチに次の処理に必ｆ４ ｆｌ入
力信号がすべてそろえば次の処理を開始する。
つまり、各ステージは、１つ前、没のステージから出力
されてくる次の処理に対する入力信号がすべて有効とな
り、今の処理結果を後段のステージの入力ラッチに転送
して出力ラッチが空になると次の処理を開始する。
されてくる次の処理に対する入力信号がすべて有効とな
り、今の処理結果を後段のステージの入力ラッチに転送
して出力ラッチが空になると次の処理を開始する。
各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号がすべてそろっている必要がある。入力信
号がそろっていないと、そのステージは待ち状態（入力
待ち）になる。出力ラッチから次のステージの入力ラッ
チへの転送を行うときは次のステージの入力ラッチが空
き状態にｒ、Ｉ：っている必要があり、次のステージの
入力ラッチが空きでない場合もパイプラインステージは
待ち状態（出力待ち）になる。必要なメモリアクセス帰
が１得できなかったり、処理しているメモリアクセスに
ウェイトが挿入されたり、その（也のパイプラインコン
フリクトが生じると、各ステージの処理自体が遅延する
。
グで入力信号がすべてそろっている必要がある。入力信
号がそろっていないと、そのステージは待ち状態（入力
待ち）になる。出力ラッチから次のステージの入力ラッ
チへの転送を行うときは次のステージの入力ラッチが空
き状態にｒ、Ｉ：っている必要があり、次のステージの
入力ラッチが空きでない場合もパイプラインステージは
待ち状態（出力待ち）になる。必要なメモリアクセス帰
が１得できなかったり、処理しているメモリアクセスに
ウェイトが挿入されたり、その（也のパイプラインコン
フリクトが生じると、各ステージの処理自体が遅延する
。
（４）多段間接アドレッシングの詳細説明メモリ相対間
接アドレッシングモードの一つである多段間接アドレッ
シングモードには、（１，４，２）に述べたようにレジ
スタベース多段間接モード、ＰＣベース多段間接モード
、杷対ベース多段間接モードがある。ここでは第３３図
に示すようにアドレッシングモードをレジスタベース多
段間接モードとする二段の多段間接アドレッシングモー
ドの一膜形１オペランド命令の場合を説明する。第１の
命令ヒツトパターン（１０１）は、第１３図に示すＧｌ
−ｆｏｒｍａｔ命令であり、その基本アドレッシングモ
ード指定フィールドを第２６図で示すレジスタベース多
段間接モードに指定する。Ｒｎはペースレジスタを示す
。次に第２の命令ビットパターン（１０２）は第２９図
で示す多段間接モードのフォーマットである拡張部の２
バイトである。この拡張部の内容は、多段間接モード継
続、メモリ間接参照有り、スケーリングを４としてＲｘ
ｌをインデクスとして使用することを示す。そして、３
２ビツトのｄｉｓｐｘの値をディスプレースメント値と
する。第２の命令ビットパターン（１０２）のあとに第
３の命令ビットパターン（１０３）の１６ビツト、及び
第４の命令ビットパターン（１０４）の１６ビツとを一
つの値とした３２ビツトのディスプレースメントが付く
。その次の第５の命令ビットパターン（１０５）は、先
はどと同様な多段間接モードのフォーマットである拡張
部である。この拡張部はアドレス計算終了、メモリ間接
参照なし、スケーリングを２としてＲｘ２をインデクス
として使用、ｄ４の値の４＠し符号拡張した値をディス
プレースメント値とすることを示す。
接アドレッシングモードの一つである多段間接アドレッ
シングモードには、（１，４，２）に述べたようにレジ
スタベース多段間接モード、ＰＣベース多段間接モード
、杷対ベース多段間接モードがある。ここでは第３３図
に示すようにアドレッシングモードをレジスタベース多
段間接モードとする二段の多段間接アドレッシングモー
ドの一膜形１オペランド命令の場合を説明する。第１の
命令ヒツトパターン（１０１）は、第１３図に示すＧｌ
−ｆｏｒｍａｔ命令であり、その基本アドレッシングモ
ード指定フィールドを第２６図で示すレジスタベース多
段間接モードに指定する。Ｒｎはペースレジスタを示す
。次に第２の命令ビットパターン（１０２）は第２９図
で示す多段間接モードのフォーマットである拡張部の２
バイトである。この拡張部の内容は、多段間接モード継
続、メモリ間接参照有り、スケーリングを４としてＲｘ
ｌをインデクスとして使用することを示す。そして、３
２ビツトのｄｉｓｐｘの値をディスプレースメント値と
する。第２の命令ビットパターン（１０２）のあとに第
３の命令ビットパターン（１０３）の１６ビツト、及び
第４の命令ビットパターン（１０４）の１６ビツとを一
つの値とした３２ビツトのディスプレースメントが付く
。その次の第５の命令ビットパターン（１０５）は、先
はどと同様な多段間接モードのフォーマットである拡張
部である。この拡張部はアドレス計算終了、メモリ間接
参照なし、スケーリングを２としてＲｘ２をインデクス
として使用、ｄ４の値の４＠し符号拡張した値をディス
プレースメント値とすることを示す。
結局、オペランドのアドレス計算としては、ｍｅｍ［Ｒ
ｎ＋ｄｉｓｐｘ＋Ｒｘｌ＊４）＋ｄ４＊４ ＋Ｒｘ２＊
２ ＝＝＞ａｄｄｒｅｓｓ ｏｆ ｏｐｅｒａｎｄが行
われる。なお、ｍｅｍ［Ａ］はＡ番地のメモリ内４を示
す。
ｎ＋ｄｉｓｐｘ＋Ｒｘｌ＊４）＋ｄ４＊４ ＋Ｒｘ２＊
２ ＝＝＞ａｄｄｒｅｓｓ ｏｆ ｏｐｅｒａｎｄが行
われる。なお、ｍｅｍ［Ａ］はＡ番地のメモリ内４を示
す。
（５）アドレッシングモード処理部の機能ブロック構成
第１図は、本発明のデータ処理装置のアドレッシングモ
ード処理部の詳細な構成図を示す。
ード処理部の詳細な構成図を示す。
命令フェッチ部（う１）にある命令キュー（１）は、命
令をプリフェッチし、命令デコードＢ５２に命令コード
を出力する。
令をプリフェッチし、命令デコードＢ５２に命令コード
を出力する。
命令デコード部１局にあるデコーダ１（２）は、ＦＨＷ
デコーダ、ＮＦＨＷデコーダ、アドレッシングモードデ
コーダ、Ｄコード、Ａコード生成回路とその制御回路か
らなり、−段目のデコード処理が行われる。−段目のデ
コード結果のうち、オペランドアドレス計算に関係する
情報がオペランドアドレス計像部（５４）に、二段目の
デコード処理に関係する１Ｒ報がデコーダ２（３）に、
ｐｃ、ｔｔ算に関係する清報がＰＣ計淳部（５３）に、
それぞれ出力される。
デコーダ、ＮＦＨＷデコーダ、アドレッシングモードデ
コーダ、Ｄコード、Ａコード生成回路とその制御回路か
らなり、−段目のデコード処理が行われる。−段目のデ
コード結果のうち、オペランドアドレス計算に関係する
情報がオペランドアドレス計像部（５４）に、二段目の
デコード処理に関係する１Ｒ報がデコーダ２（３）に、
ｐｃ、ｔｔ算に関係する清報がＰＣ計淳部（５３）に、
それぞれ出力される。
命令デコード部１５２１にあるデコーダ２（３）は、デ
コーダ１（２）の出力を入力として二段目のデコードす
る。二段目のデコード結果のうち、データ演算部゛′５
Ｇでの演算に関する情報がマイクロＲＯＭ部・６均に、
オペランドフェッチに関係する情報がオペランドアドレ
ス計痙部７５４１に、それぞれ出力される。
コーダ１（２）の出力を入力として二段目のデコードす
る。二段目のデコード結果のうち、データ演算部゛′５
Ｇでの演算に関する情報がマイクロＲＯＭ部・６均に、
オペランドフェッチに関係する情報がオペランドアドレ
ス計痙部７５４１に、それぞれ出力される。
Ｄステージプログラムカウンタ１４）は、Ｄステージ３
りで用いられるプログラムカウンタであり、ＰＣ計阜部
、５（９）で計算された値がＰＯババス１９１を１毛っ
て人力される。
りで用いられるプログラムカウンタであり、ＰＣ計阜部
、５（９）で計算された値がＰＯババス１９１を１毛っ
て人力される。
Ａステージプログラムカウンタ（５）は、Ａステージ１
３３）で用いられるプログラムカウンタであり、Ｄステ
ージプログラムカウンタ（４）、ＰＯババス９）、及び
Ａバス■に接続されている。
３３）で用いられるプログラムカウンタであり、Ｄステ
ージプログラムカウンタ（４）、ＰＯババス９）、及び
Ａバス■に接続されている。
間接参照データレジスタ（６）は、メモリ間接谷照時に
メモリから間接蓼照データを、データ入出力回路１５９
）からＤＤババス１７１を通って格納する。また、この
間接参照データレジスタ（６）には整置回路が含まれて
いる。
メモリから間接蓼照データを、データ入出力回路１５９
）からＤＤババス１７１を通って格納する。また、この
間接参照データレジスタ（６）には整置回路が含まれて
いる。
オペランドアドレス計算部（５４）のインデクスレジス
タ（７）は、アドレス計算時にＡバス■からインデクス
値を入力し、デコーダ１（２）から出力されるスケール
値を用いてスケーリングを行う。
タ（７）は、アドレス計算時にＡバス■からインデクス
値を入力し、デコーダ１（２）から出力されるスケール
値を用いてスケーリングを行う。
オペランドアドレス計像部１５４）のディスプレースメ
ントレジスタ（８）はＤＩＳＰバスｄ印に接続されてお
り、即値、絶対、およびレジスタ相対アドレッシング券
のディスプレースメンとを必要とするアドレス計算部に
ディスプレースメント値が入力される。
ントレジスタ（８）はＤＩＳＰバスｄ印に接続されてお
り、即値、絶対、およびレジスタ相対アドレッシング券
のディスプレースメンとを必要とするアドレス計算部に
ディスプレースメント値が入力される。
オペランドアドレス計算部５４）のペースレジスタ（９
）ハ、Ａバス■に接続されており、レジスタ４４３１
接、レジスタ相対アドレッシングモード時のレジスタの
内容が入力される。また、ペースレジスタ（９）は、Ｄ
ＩＳＰバス（１８１，Ａｏババスと接続されている。多
段間接アドレッシングモードでメモリ間接参照ありの時
のメモリからのデータの格納を行ったり、メモリ間接参
照ｆ、Ｌ Ｌでアドレス計算速続の場合の計算結果の格
納も行う。
）ハ、Ａバス■に接続されており、レジスタ４４３１
接、レジスタ相対アドレッシングモード時のレジスタの
内容が入力される。また、ペースレジスタ（９）は、Ｄ
ＩＳＰバス（１８１，Ａｏババスと接続されている。多
段間接アドレッシングモードでメモリ間接参照ありの時
のメモリからのデータの格納を行ったり、メモリ間接参
照ｆ、Ｌ Ｌでアドレス計算速続の場合の計算結果の格
納も行う。
オペランドアドレス計俸部１５４）のアドレス加算器ｄ
■は、インデクスレジスタ（７１、ディスプレースメン
トレジスタ（８）、およびペースレジスタ（９）の値を
加算する。
■は、インデクスレジスタ（７１、ディスプレースメン
トレジスタ（８）、およびペースレジスタ（９）の値を
加算する。
オペランドアドレス計輌部（６４）のアドレス加俸出力
ラッチ１１１はアドレス加算器０■の加算結果を出力す
る出力ラッチであり、ＡＯババスに接続されている。
ラッチ１１１はアドレス加算器０■の加算結果を出力す
る出力ラッチであり、ＡＯババスに接続されている。
Ａステージ間接参照アドレスレジスタ■は、ＡＯババス
に接続されており、間接参照時にアドレスをセットし、
そのアドレスが品バスムを通ってアドレス出力回路（５
＆に入り間接参照が行われる。
に接続されており、間接参照時にアドレスをセットし、
そのアドレスが品バスムを通ってアドレス出力回路（５
＆に入り間接参照が行われる。
オペランドフェッチアドレスレジスタｌは、ＡＯババス
に接続されており、オペランドのプリフェッチを行うア
ドレス、および即値が入る。オペランドのブリフェッチ
を行う場合には、ＡＡバス□□□を介してフェッチアド
レスをアドレス出力回路・５（へ）に出力する。
に接続されており、オペランドのプリフェッチを行うア
ドレス、および即値が入る。オペランドのブリフェッチ
を行う場合には、ＡＡバス□□□を介してフェッチアド
レスをアドレス出力回路・５（へ）に出力する。
ＳＰ演算部（１４１は、各ステージ母のスタックポイン
タの値を計算する。
タの値を計算する。
ＳＰ演曜部圓のＡステージスタックポインタ（１５１は
、Ａステージ器でブツシュ、ポツプに関するアドレス計
算を必要とするときにこの値が使用される。
、Ａステージ器でブツシュ、ポツプに関するアドレス計
算を必要とするときにこの値が使用される。
Ａステージスタックポインタ（１５１はＡバス■に接続
されている。
されている。
汎用レジスタファイル印は、Ｓ１バス２１）、およびＡ
バス■に接続されている。
バス■に接続されている。
ＤＤバス面は、データ入出力回路１５９）を通して外部
データバスに接続され、命令キュー（１）や間接参照デ
ータレジスタ（６）と接続されている。
データバスに接続され、命令キュー（１）や間接参照デ
ータレジスタ（６）と接続されている。
ＤＩＳＰバスｕＳは、Ｄステージ３４で使用され命令キ
ュー（１）から出力された変位や即値をオペランドアド
レス計曝部（５４に転送するバスである。ＤＩ ＳＰバ
スロ＆はメモリ間接アドレッシングモード時、メモリカ
ラフェッチしてきた値ヲオペランドアドレス計俸部（５
４）に転送するために使用される。
ュー（１）から出力された変位や即値をオペランドアド
レス計曝部（５４に転送するバスである。ＤＩ ＳＰバ
スロ＆はメモリ間接アドレッシングモード時、メモリカ
ラフェッチしてきた値ヲオペランドアドレス計俸部（５
４）に転送するために使用される。
ＰＯババス１は、各ステージ間のプログラムカウンタと
接続されている。
接続されている。
Ａバス■は、Ａステージ弥で使用され汎用レジスタファ
イル０６１のレジスタの値をオペランドアドレス計算部
（５４）に転送するバスである。
イル０６１のレジスタの値をオペランドアドレス計算部
（５４）に転送するバスである。
Ｓ１バス１２Ｄは、ＳＰ演演算０４）、汎用レジスタフ
ァイルｕｅ、データ演算部側に接続されている。
ァイルｕｅ、データ演算部側に接続されている。
ＡＯババスは、Ａステージ□□□で使用されアドレス加
算出力ラッチｄυの値をペースレジスタ（９）、Ａステ
ージ間接参照アドレスレジスタｕ７Ｊ、およびオペラン
ドフェッチアドレスレジスタ（１３１に転送するバスで
ある。
算出力ラッチｄυの値をペースレジスタ（９）、Ａステ
ージ間接参照アドレスレジスタｕ７Ｊ、およびオペラン
ドフェッチアドレスレジスタ（１３１に転送するバスで
ある。
品バスのは、Ａステージ間接参照アドレスレジスタｕ２
１やオペランドフェッチアドレスレジスタｆ１３１の示
すアドレス値を出力してアドレス出力回路！５８１に転
送するために使用される。Ａステージ（至）でのメモリ
間接客照アドレスのフェッチやＦステージ九でのオペラ
ンドのフェッチを行うときに使用する。
１やオペランドフェッチアドレスレジスタｆ１３１の示
すアドレス値を出力してアドレス出力回路！５８１に転
送するために使用される。Ａステージ（至）でのメモリ
間接客照アドレスのフェッチやＦステージ九でのオペラ
ンドのフェッチを行うときに使用する。
（６）多段間接アドレッシングを行う命令に対するパイ
プライン動作の詳細説明 第４図にＤステージ（３４の動作のフローチャーとを示
す。
プライン動作の詳細説明 第４図にＤステージ（３４の動作のフローチャーとを示
す。
第５図ＫＡステージ（３３１の動作のフローチャーとを
示す。
示す。
今、命令キュー（１）に第１から第５までの命令ピット
パターン（（１０１）〜（１０５））が存在し、それ以
前の命令のＤステージいりでのデコード処理が終わり、
その処理結果であるＤコード圓、ＡコードｌＡ２をＡス
テージ１３２１に転送すると、Ｄステージ３カは、ＩＦ
ステージ＋３１１から命令コードを取り込み、処理を開
始する。Ｄステージイカでの動作は、デコーダ１（２）
が命令キュー（１）から第一の命令ビットパターン（１
０１）である１６ビツとを取り込み、デコード処理を開
始する。その結果、１組のＤコード圓とＡコードＶ４２
のステップコード（以下、第１ＤＡステツプコードとす
る。）が生成される。このとき、Ａステージ１３３１が
以前の命令のステップコードの処理が終わり、その処理
結果をＦステージ（に転送し、次のステップコード待ち
の状軛であるとする。Ａステージ（至）は、Ｄステージ
ｌ３２）から第１ ＤＡステップコードを取り込み、処
理を開始する。このときのＡステージ（３３１の動作は
、以下のようになる。
パターン（（１０１）〜（１０５））が存在し、それ以
前の命令のＤステージいりでのデコード処理が終わり、
その処理結果であるＤコード圓、ＡコードｌＡ２をＡス
テージ１３２１に転送すると、Ｄステージ３カは、ＩＦ
ステージ＋３１１から命令コードを取り込み、処理を開
始する。Ｄステージイカでの動作は、デコーダ１（２）
が命令キュー（１）から第一の命令ビットパターン（１
０１）である１６ビツとを取り込み、デコード処理を開
始する。その結果、１組のＤコード圓とＡコードＶ４２
のステップコード（以下、第１ＤＡステツプコードとす
る。）が生成される。このとき、Ａステージ１３３１が
以前の命令のステップコードの処理が終わり、その処理
結果をＦステージ（に転送し、次のステップコード待ち
の状軛であるとする。Ａステージ（至）は、Ｄステージ
ｌ３２）から第１ ＤＡステップコードを取り込み、処
理を開始する。このときのＡステージ（３３１の動作は
、以下のようになる。
デコーダ２（３）は第１ ＤＡステップコードのＤコー
ド圓を用いて処理を開始する。それと共にオペランドア
ドレス計算部（財）は第１ ＤＡステップコードのＡコ
ードｕ２を用いてＲｎで指定されるレジスタの内容が汎
用レジスタファイル頭からＡバス■を通って、ペースレ
ジスタ（９）に取り込まれる。このときディスプレース
メントレジスタ（８）及びインデクスレジスタ（７）は
クリアされる。ペースレジスタ（９）、ディスプレース
メントレジスタ（８）、及びインデクスレジスタ（７）
のレジスタ値がアドレス加阜器犯により加算され、その
加痒結果はアドレス加算出力ラッチＵυにラッチされＡ
Ｏババ■を通って、ペースレジスタ（９）に取り込まれ
る。第１ ＤＡステップコードの内容においてアドレッ
シングモードが多段間接モードであるが、もし多段間接
モードでなければ、Ａステージ３四でのデコーダ２（３
）によるデコード処理、及びオペランドアドレス計算部
１．６（１）によるアドレス計算を終えると一組のＦコ
ード讃、Ｒコード（２）のステップコードが生成される
。しかし、アドレッシングモードが多段間接モードの場
合、Ｆコード（ト）、Ｒコード（４４Ｉは生成されず、
Ａステージ的で必要な値を保持する。実際にはデコーダ
２の出力ラッチ（３）に値を保持する。そして、次のス
テップコードが取り込まれるのを待つ。
ド圓を用いて処理を開始する。それと共にオペランドア
ドレス計算部（財）は第１ ＤＡステップコードのＡコ
ードｕ２を用いてＲｎで指定されるレジスタの内容が汎
用レジスタファイル頭からＡバス■を通って、ペースレ
ジスタ（９）に取り込まれる。このときディスプレース
メントレジスタ（８）及びインデクスレジスタ（７）は
クリアされる。ペースレジスタ（９）、ディスプレース
メントレジスタ（８）、及びインデクスレジスタ（７）
のレジスタ値がアドレス加阜器犯により加算され、その
加痒結果はアドレス加算出力ラッチＵυにラッチされＡ
Ｏババ■を通って、ペースレジスタ（９）に取り込まれ
る。第１ ＤＡステップコードの内容においてアドレッ
シングモードが多段間接モードであるが、もし多段間接
モードでなければ、Ａステージ３四でのデコーダ２（３
）によるデコード処理、及びオペランドアドレス計算部
１．６（１）によるアドレス計算を終えると一組のＦコ
ード讃、Ｒコード（２）のステップコードが生成される
。しかし、アドレッシングモードが多段間接モードの場
合、Ｆコード（ト）、Ｒコード（４４Ｉは生成されず、
Ａステージ的で必要な値を保持する。実際にはデコーダ
２の出力ラッチ（３）に値を保持する。そして、次のス
テップコードが取り込まれるのを待つ。
さて、Ｄステージ図では第１ＤＡステツプコードを転送
すると、第３３図の第２の命令ビットパターン（１０２
）である１６ビツとをＩＦステージ１３１１から取り込
み、処理を開始する。このときのＤステージＩ３ｚでの
動作は、デコーダ１（２）が命令キュー（１）から第二
の命令ビットパターン（１０２）である１６ビツとを取
り込みデコード処理を開始する。デコードの結果、第３
３図の第３及び第４の命令ビットパターン（（１０３）
、（１０４） ）である３２ピツトのディスプレースメ
ント値をも取り込み、第２の１組のＤコード（４１）、
Ａコード１４つ（以下、第２ＤＡステツプコードとする
。）を生成する。
すると、第３３図の第２の命令ビットパターン（１０２
）である１６ビツとをＩＦステージ１３１１から取り込
み、処理を開始する。このときのＤステージＩ３ｚでの
動作は、デコーダ１（２）が命令キュー（１）から第二
の命令ビットパターン（１０２）である１６ビツとを取
り込みデコード処理を開始する。デコードの結果、第３
３図の第３及び第４の命令ビットパターン（（１０３）
、（１０４） ）である３２ピツトのディスプレースメ
ント値をも取り込み、第２の１組のＤコード（４１）、
Ａコード１４つ（以下、第２ＤＡステツプコードとする
。）を生成する。
そして、Ａステージ（ではＤステージツカから第２ＤＡ
ステツプコードを取り込み、処理を開始する。
ステツプコードを取り込み、処理を開始する。
このときのＡステージ（３３）の動作は、以下のように
なる。
なる。
デコーダ２（３）は第２ＤＡステツプコードのＤコード
（４幻を用いて処理を開始する。このときデコード処理
は行わｌ’Ｄコード（４１）中のＢＩＴ情報だけを検知
する。それと共にオペランドアドレス計算部［５４）は
＄ＩＤＡステップコードのＡコード（４２を用いて、Ｒ
ＸＩでヤ旨定されるレジスタの内容が汎用レジスタファ
イル側からＡバス■を通ってインデクスレジスタ（７）
に取り込まれ、第２ＤＡステツプコードに含まれるスケ
ール値＝１０により４倍される。また、３２ビツトのデ
ィスプレースメント値は、ディスプレースメントレジス
タ（８）に取り込まれる。これら三つのレジスタ、つま
り、インデクスレジスタ（７）、デイＸ ７” Ｌ、−
スメントレジスタ（８）、及ヒペースレシスタ（９）の
レジスタ情がアドレス加算器ｔｌ（１）により加算され
る。このとき、ペースレジスタ（９）には一つ前の演曝
柄果（この場合ペースレジスタ（９）の値）が保持され
ている。これらの加算結果はアドレス加算出力ラッチＵ
にラッチされ、ＡＯババ乃を通って、Ａステージ間接参
照アドレスレジスタｕｚに「６納されると共に、そこか
ら品バスのを１ｍリアドレス出力回路１５８１を経てメ
モリ間接参照にいく。
（４幻を用いて処理を開始する。このときデコード処理
は行わｌ’Ｄコード（４１）中のＢＩＴ情報だけを検知
する。それと共にオペランドアドレス計算部［５４）は
＄ＩＤＡステップコードのＡコード（４２を用いて、Ｒ
ＸＩでヤ旨定されるレジスタの内容が汎用レジスタファ
イル側からＡバス■を通ってインデクスレジスタ（７）
に取り込まれ、第２ＤＡステツプコードに含まれるスケ
ール値＝１０により４倍される。また、３２ビツトのデ
ィスプレースメント値は、ディスプレースメントレジス
タ（８）に取り込まれる。これら三つのレジスタ、つま
り、インデクスレジスタ（７）、デイＸ ７” Ｌ、−
スメントレジスタ（８）、及ヒペースレシスタ（９）の
レジスタ情がアドレス加算器ｔｌ（１）により加算され
る。このとき、ペースレジスタ（９）には一つ前の演曝
柄果（この場合ペースレジスタ（９）の値）が保持され
ている。これらの加算結果はアドレス加算出力ラッチＵ
にラッチされ、ＡＯババ乃を通って、Ａステージ間接参
照アドレスレジスタｕｚに「６納されると共に、そこか
ら品バスのを１ｍリアドレス出力回路１５８１を経てメ
モリ間接参照にいく。
第２ＤＡステツプコードを転送した後のＤステージ図は
、第５の命令ビットパターンである１６ビツとをＩＰス
テージ３＋１から取り込み、処理を開始する。
、第５の命令ビットパターンである１６ビツとをＩＰス
テージ３＋１から取り込み、処理を開始する。
このときのＤステージ（３２の動作は、デコーダ１（２
）でデコード処理を開始し、ディスプレースメントはｄ
４の晴を４倍にし３２ビット符号拡張され、第３の１組
のＤコードしη、ＡコードＩ４２（以下、第３ＤＡステ
ツプコードとする。）が生成される。
）でデコード処理を開始し、ディスプレースメントはｄ
４の晴を４倍にし３２ビット符号拡張され、第３の１組
のＤコードしη、ＡコードＩ４２（以下、第３ＤＡステ
ツプコードとする。）が生成される。
Ａステージ的では、メモリ間接谷照を行った結果の間接
参照データがデータ入出力回路５９）を径でＤＤバスＵ
ηを介して間接参照データレジスタ（６）に入る。そし
て、第３ＤＡステツプコードを取り込み１．１３ＤＡス
テツプコードのＤコード（４１）を用いて処理を開始す
る。このときデコード処理は行わずＤコ−ド（４０中の
ＥＩＴ情報だけを検知する。それと同時に、第３ＤＡス
テツプコードのＡコード４のを用いてＲｘで指定される
レジスタの内容が汎用レジスタファイル０（ｉｌからＡ
バス圓を而ってインデクスレジスタ（７）に取り込まれ
、第３ＤＡステツプコードに含まれるスケール値＝０１
により２＠にされる。また、３２ビツトの符号拡張され
たディスプレースメント値は、ディスプレースメントレ
ジスタ（８）に取り込まれる。間接多照データレジスタ
（６）の値は、ＤＩＳＰバス止を経由し、ベースレジス
タ（９）に取り込まる。
参照データがデータ入出力回路５９）を径でＤＤバスＵ
ηを介して間接参照データレジスタ（６）に入る。そし
て、第３ＤＡステツプコードを取り込み１．１３ＤＡス
テツプコードのＤコード（４１）を用いて処理を開始す
る。このときデコード処理は行わずＤコ−ド（４０中の
ＥＩＴ情報だけを検知する。それと同時に、第３ＤＡス
テツプコードのＡコード４のを用いてＲｘで指定される
レジスタの内容が汎用レジスタファイル０（ｉｌからＡ
バス圓を而ってインデクスレジスタ（７）に取り込まれ
、第３ＤＡステツプコードに含まれるスケール値＝０１
により２＠にされる。また、３２ビツトの符号拡張され
たディスプレースメント値は、ディスプレースメントレ
ジスタ（８）に取り込まれる。間接多照データレジスタ
（６）の値は、ＤＩＳＰバス止を経由し、ベースレジス
タ（９）に取り込まる。
これら三つのレジスタ、つまりインデクスレジスタ（７
）、ティスプレースメントレジスタ（８）、及ヒヘース
レジスタ（９）の値がアドレス加算ｍ ｔ８１により加
算され、その加算結果はアドレス加算出力ラッチ（］ｉ
ｌにラッチされる。このステップコードによりアドレス
計厚終了でＡステージでの処理が終わり、デコーダ２（
３）の出力ラッチの値とアドレス加算出力ラッチ（Ｉｌ
ｌのＣ１貞が一組のＲコード（４３１，Ｆコード（２）
のステップコードとして、Ｆステージ例に転送される。
）、ティスプレースメントレジスタ（８）、及ヒヘース
レジスタ（９）の値がアドレス加算ｍ ｔ８１により加
算され、その加算結果はアドレス加算出力ラッチ（］ｉ
ｌにラッチされる。このステップコードによりアドレス
計厚終了でＡステージでの処理が終わり、デコーダ２（
３）の出力ラッチの値とアドレス加算出力ラッチ（Ｉｌ
ｌのＣ１貞が一組のＲコード（４３１，Ｆコード（２）
のステップコードとして、Ｆステージ例に転送される。
このときＦコード■中に含まれるオペランドフェッチア
ドレスは、ＡＯババスを通ってオペランドフェッチアド
レスレジスタＣｌ３１に取り込まれ、アドレス出力回路
側を介してオペランドフェッチを開始することになる。
ドレスは、ＡＯババスを通ってオペランドフェッチアド
レスレジスタＣｌ３１に取り込まれ、アドレス出力回路
側を介してオペランドフェッチを開始することになる。
また、−投影１オペランド命令の基本アドレッシングモ
ードがＰＣベース多段間接モードである場合では、ベー
スアドレスの才旨定は、レジスタベース多段間接モード
の場合の汎用レジスタがプログラムカウンタの値となり
、Ａステージプログラムカウンタ（５）の値がＡバス■
ヲ通ッて、ペースレジスタ（９）に収り込まる。１２ｔ
Ｆの処理はレジスタベース多段間接モードの場合と同様
である。−投影１オペランド命令の基本アドレッシング
モードが絶対ベース多段間接モードの場合では、ベース
アドレスは０番地であり、ペースレジスタ（９）はクリ
アされ、以ドの処理は同様である。
ードがＰＣベース多段間接モードである場合では、ベー
スアドレスの才旨定は、レジスタベース多段間接モード
の場合の汎用レジスタがプログラムカウンタの値となり
、Ａステージプログラムカウンタ（５）の値がＡバス■
ヲ通ッて、ペースレジスタ（９）に収り込まる。１２ｔ
Ｆの処理はレジスタベース多段間接モードの場合と同様
である。−投影１オペランド命令の基本アドレッシング
モードが絶対ベース多段間接モードの場合では、ベース
アドレスは０番地であり、ペースレジスタ（９）はクリ
アされ、以ドの処理は同様である。
本実施例では−」投影１オペランド命令の場合を示した
が一膜形２オペランド命令の場合でも同様 −の処理
となる。
が一膜形２オペランド命令の場合でも同様 −の処理
となる。
このように、多段間接アドレッシングモードを使用した
命令の場合、Ｄステージ３力では（命令基本部＋アドレ
ッシングモード指定部）、（多段間接モード指定部子ア
ドレッシング拡張部）をそれぞれ１つのデコード単位と
して処理し、１組のＤコード（４１）、Ａコード婬のス
テップコードを生成する。ここでの説明の例の場合は、
三組のステップコードとなり、（多段間接モード指定部
子アドレッシング拡張部）のステップコードには、命令
実行に関する情報は含まれないためＦステージ例以降に
このステップコードを流す必姿はない。よって、Ｄステ
ージｃカで生成された（多段間接モード指１ＦＫ十アド
レッシング拡張部）のステップコードは、Ａステージ（
３３１で（命令基本部子アドレッシングモード指定部）
のステップコードに吸収される。そして、それ以後−つ
のステップコードとして、Ｆステージ制以降処理される
。
命令の場合、Ｄステージ３力では（命令基本部＋アドレ
ッシングモード指定部）、（多段間接モード指定部子ア
ドレッシング拡張部）をそれぞれ１つのデコード単位と
して処理し、１組のＤコード（４１）、Ａコード婬のス
テップコードを生成する。ここでの説明の例の場合は、
三組のステップコードとなり、（多段間接モード指定部
子アドレッシング拡張部）のステップコードには、命令
実行に関する情報は含まれないためＦステージ例以降に
このステップコードを流す必姿はない。よって、Ｄステ
ージｃカで生成された（多段間接モード指１ＦＫ十アド
レッシング拡張部）のステップコードは、Ａステージ（
３３１で（命令基本部子アドレッシングモード指定部）
のステップコードに吸収される。そして、それ以後−つ
のステップコードとして、Ｆステージ制以降処理される
。
第３５図にここでの説明の例のパイプライン上のステッ
プコードの流れの図を示す。時間３におけるＡステージ
、３３１の動作は、第２．３．４の命令ビットパターン
（（１０２）、（１０３）、（１０４） ）によって生
成されたステップコードでアドレス計算を行っているこ
とを示す。時間４におけるＡステージ的の動作は、第２
．３．４の命令ビットパターン（（１０２）、（１０３
）、（１０４） ）によって生成されたステップコード
でメモリ間接参照を行っていることを示す。時間６にお
けるＦステージ制の処理は、第１の命令のビットパター
ン（１０１）のステップコードに第２．３．４の命令ビ
ットパターン（（１０２） 、（１０３）、（１０４）
）及び第５の命令ビットパターン（１０５）によって
生成されたステップコードをＡステージ圀）で吸収し、
その結果、生成したステップコードをＦステージ制で処
理していることを示す。
プコードの流れの図を示す。時間３におけるＡステージ
、３３１の動作は、第２．３．４の命令ビットパターン
（（１０２）、（１０３）、（１０４） ）によって生
成されたステップコードでアドレス計算を行っているこ
とを示す。時間４におけるＡステージ的の動作は、第２
．３．４の命令ビットパターン（（１０２）、（１０３
）、（１０４） ）によって生成されたステップコード
でメモリ間接参照を行っていることを示す。時間６にお
けるＦステージ制の処理は、第１の命令のビットパター
ン（１０１）のステップコードに第２．３．４の命令ビ
ットパターン（（１０２） 、（１０３）、（１０４）
）及び第５の命令ビットパターン（１０５）によって
生成されたステップコードをＡステージ圀）で吸収し、
その結果、生成したステップコードをＦステージ制で処
理していることを示す。
（７）４バイｌ−１２１上ある命令で命令ビットパター
ンの最初の２バイトにオペランドのアドレスに対スル情
報のない命令の詳細説明 第３４図で示す命令ビットパターンの処理について説明
する。本発明のデータ処４装置で処理されるＰＪ３４図
で示される命令は、以Ｆのものがある。
ンの最初の２バイトにオペランドのアドレスに対スル情
報のない命令の詳細説明 第３４図で示す命令ビットパターンの処理について説明
する。本発明のデータ処４装置で処理されるＰＪ３４図
で示される命令は、以Ｆのものがある。
アドレッシングモードで示される３２ビツト固定のデス
ティネーシゴンを１ビツト左にシフトし、Ｘ−ｆｌａｇ
の内容をデスティネーシ言ンのＬＳＢに詰め、ＭＳＢか
らあふれたビッとをＸ−ｆｌａｇに入れる命令（５ＨＸ
Ｌ命令）、アドレッシングモードで示されル３２ビット
固定のデスティネーシぢンを１ビツト右にシフトし、Ｘ
−ｆｌａＨの内容をデスティネーシ冒ンのＭＳＢＫａめ
、ＬＳＢからあふれたビッとをＸ−ｆｌａｇに入れる命
令（５ＨＸＲ命令）がある。
ティネーシゴンを１ビツト左にシフトし、Ｘ−ｆｌａｇ
の内容をデスティネーシ言ンのＬＳＢに詰め、ＭＳＢか
らあふれたビッとをＸ−ｆｌａｇに入れる命令（５ＨＸ
Ｌ命令）、アドレッシングモードで示されル３２ビット
固定のデスティネーシぢンを１ビツト右にシフトし、Ｘ
−ｆｌａＨの内容をデスティネーシ冒ンのＭＳＢＫａめ
、ＬＳＢからあふれたビッとをＸ−ｆｌａｇに入れる命
令（５ＨＸＲ命令）がある。
また、第３４図の例で第９の命令ビットパターンの後に
命令固宵の拡張部のある場合がある。この命令は、スタ
ックフレームの形成、高級言語用サブルーチンジャンプ
命令（ＥＮＴＥＲ命令）や高級言語用サブルーチンリタ
ーンとパラメータ解放命令（ＥＸ Ｉ ＴＤ命令）であ
る。
命令固宵の拡張部のある場合がある。この命令は、スタ
ックフレームの形成、高級言語用サブルーチンジャンプ
命令（ＥＮＴＥＲ命令）や高級言語用サブルーチンリタ
ーンとパラメータ解放命令（ＥＸ Ｉ ＴＤ命令）であ
る。
第３４図で示す第６の暗合ビットパターン（１０６）に
は命令基本部のみから成り立っている。第７の命令ビッ
トパターン（１０７）は（命令基本部子アドレッシング
モード指宅部）から成り立っている。アドレッシングモ
ードの拡張部のビットパターンを第８の命令ビットパタ
ーン（１０８）とする。基本アドレッシングモード指定
部を第２０図に示すレジスタ相対間接モードに指定する
。
は命令基本部のみから成り立っている。第７の命令ビッ
トパターン（１０７）は（命令基本部子アドレッシング
モード指宅部）から成り立っている。アドレッシングモ
ードの拡張部のビットパターンを第８の命令ビットパタ
ーン（１０８）とする。基本アドレッシングモード指定
部を第２０図に示すレジスタ相対間接モードに指定する
。
今、命令キュー（１）に第６から第９までの命令ビット
パターン（（１０６）〜（１０９） ）が存在し、それ
以前の命令のＤステージ（３りでのデコード処理が終わ
り、その処理結果であるＤコード（４Ｎ）、Ａコード１
４２をＡステージ図に転送すると、Ｄステージ曽は、Ｉ
Ｆステージ１３１１から命令コードを取り込み、処理を
開始する。Ｄステージ３カでの動作は、デコーダ１（２
）が命令キュー（１）から第６の命令ビットパターン（
１０１）である１６ビツとを取り込み、デコード処理を
開始する。その時果、１組のＤコード（４υとＡコード
１４ｚのステップコード（１２［Ｆ、第６ ＤＡステッ
プコードとする。）が生成される。このとき、Ａステー
ジ器が以前の命令のステップコードの処理が終わり、そ
の処理結果をＦステージ刺に転送し、次のステップコー
ド待ちの状態であるとする。Ａステージ１３３１は、Ｄ
ステージ鵠から第６ＤＡステツプコードを取り込み、処
理を開始する。このときのＡステージ器の動作は、以下
のようになる。デコーダ２（３）は第６ＤＡステツプコ
ードのＤコードＩを用いて処理を開始する。第６ＤＡス
テツプコードのＡコード１４２は意味を持たないので、
オペランドアドレス計箪部（５４１は何もしない。デコ
ードの結果、このステップコードではＲコード（４３、
Ｆコード（個は生成さｔｔｒ、次のステップコードが取
り込まれるのヲ待つ。
パターン（（１０６）〜（１０９） ）が存在し、それ
以前の命令のＤステージ（３りでのデコード処理が終わ
り、その処理結果であるＤコード（４Ｎ）、Ａコード１
４２をＡステージ図に転送すると、Ｄステージ曽は、Ｉ
Ｆステージ１３１１から命令コードを取り込み、処理を
開始する。Ｄステージ３カでの動作は、デコーダ１（２
）が命令キュー（１）から第６の命令ビットパターン（
１０１）である１６ビツとを取り込み、デコード処理を
開始する。その時果、１組のＤコード（４υとＡコード
１４ｚのステップコード（１２［Ｆ、第６ ＤＡステッ
プコードとする。）が生成される。このとき、Ａステー
ジ器が以前の命令のステップコードの処理が終わり、そ
の処理結果をＦステージ刺に転送し、次のステップコー
ド待ちの状態であるとする。Ａステージ１３３１は、Ｄ
ステージ鵠から第６ＤＡステツプコードを取り込み、処
理を開始する。このときのＡステージ器の動作は、以下
のようになる。デコーダ２（３）は第６ＤＡステツプコ
ードのＤコードＩを用いて処理を開始する。第６ＤＡス
テツプコードのＡコード１４２は意味を持たないので、
オペランドアドレス計箪部（５４１は何もしない。デコ
ードの結果、このステップコードではＲコード（４３、
Ｆコード（個は生成さｔｔｒ、次のステップコードが取
り込まれるのヲ待つ。
さて、Ｄステージ３りでは第６ＤＡステツプコードを転
送すると、第３４図のｇ７の命令ビットパターン（１０
７）である１６ビツとをＩＦステージ（＋１１から取り
込み、処理を開始する。このときのＤステージ（３′Ａ
での動作は、デコーダ１（２）が命令キュー（１）から
第７の命令ビットパターン（１０７）である１６ビツと
を取り込みデコード処理を開始する。デコードの結果、
第３４図の第８の命令ビットパターン（１０８）及び第
９の命令ビットパターン（１０９） ’？？ある３２ビ
ツトのディスプレースメント値をも取り込み、第７の１
組のＤコード圓、ＡコードＩ４２ （以下、第７ＤＡス
テツプコードとする。）を生成する。
送すると、第３４図のｇ７の命令ビットパターン（１０
７）である１６ビツとをＩＦステージ（＋１１から取り
込み、処理を開始する。このときのＤステージ（３′Ａ
での動作は、デコーダ１（２）が命令キュー（１）から
第７の命令ビットパターン（１０７）である１６ビツと
を取り込みデコード処理を開始する。デコードの結果、
第３４図の第８の命令ビットパターン（１０８）及び第
９の命令ビットパターン（１０９） ’？？ある３２ビ
ツトのディスプレースメント値をも取り込み、第７の１
組のＤコード圓、ＡコードＩ４２ （以下、第７ＤＡス
テツプコードとする。）を生成する。
そして、Ａステージ器３（至）ではＤステージ９カから
第７ＤＡステツプコードを取り込み、処理を開始する。
第７ＤＡステツプコードを取り込み、処理を開始する。
このときのＡステージ（３３１の動作は、以下のように
なる。デコーダ２（３）はｌＸ７０Ａステツプコードの
Ｄコード圓を用いて処理を開始する。それと共にオヘラ
ントアドレス計算部１５４）は第７ＤＡステソフコード
のＡコード１４２を用いて、デコード処理を開始する。
なる。デコーダ２（３）はｌＸ７０Ａステツプコードの
Ｄコード圓を用いて処理を開始する。それと共にオヘラ
ントアドレス計算部１５４）は第７ＤＡステソフコード
のＡコード１４２を用いて、デコード処理を開始する。
そのときのオペランドアドレス計算部［５４１の動作は
、Ｒｍで指定されるレジスタの内容が汎用レジスタファ
イルＧ６）からＡバス田を１ってペースレジスタ（９）
に取り込まれ、３２ビツトのディスプレースメント値は
、ディスプレースメントレジスタ（８）に取り込まれる
。このときインデクスレジスタ（７）はクリアされる。
、Ｒｍで指定されるレジスタの内容が汎用レジスタファ
イルＧ６）からＡバス田を１ってペースレジスタ（９）
に取り込まれ、３２ビツトのディスプレースメント値は
、ディスプレースメントレジスタ（８）に取り込まれる
。このときインデクスレジスタ（７）はクリアされる。
これら三つのレジスタ、つまり、インデクスレジスタ＋
７１ 、ディスプレース〆ントレシスタ（８）、及びペ
ースレジスタ（９）のレジスタ値カアドレス加俸器（１
０）により加疼され、その加算結果はアドレス加算出力
ラッチｔｉｌｌにラッチされる。これでＡステージでの
処理が終わり、−組のＲコードＨ＋３、Ｆコード４４を
生成してＦステージｌ３４１に転送される。
７１ 、ディスプレース〆ントレシスタ（８）、及びペ
ースレジスタ（９）のレジスタ値カアドレス加俸器（１
０）により加疼され、その加算結果はアドレス加算出力
ラッチｔｉｌｌにラッチされる。これでＡステージでの
処理が終わり、−組のＲコードＨ＋３、Ｆコード４４を
生成してＦステージｌ３４１に転送される。
このよって、４バイト以上ある命令で命令ビッドパター
ンの最初の２バイトにオペランドのアドレスに対する情
報のない命令は、Ｄステージ６りにおいて二つ以上のス
テップコードに分離される。
ンの最初の２バイトにオペランドのアドレスに対する情
報のない命令は、Ｄステージ６りにおいて二つ以上のス
テップコードに分離される。
しかし、Ａステージ１３３１では、オペランドのアドレ
スに対する情報のない命令ビットパターンのステップコ
ードは後続のその命令のステップコードに吸収される。
スに対する情報のない命令ビットパターンのステップコ
ードは後続のその命令のステップコードに吸収される。
そして、一つのステップコードとしてＦステージ１３４
１１１降処理がｃｉＴ能となる。
１１１降処理がｃｉＴ能となる。
第３６図にここでの説明の例のパイプライン上のステッ
プコードの流れの図を示す。時間４におけるＦステージ
例の処理は、第６の命令のビットパターン（１０６）の
ステップコードに第７．８．９の命令ビットパターン（
（１０７）、（１０８）、（１０９））によって生成さ
れたステップコードをＡステージ（で吸収し、その結果
、生成したステップコードをＦステージ例で処理してい
ることを示す。
プコードの流れの図を示す。時間４におけるＦステージ
例の処理は、第６の命令のビットパターン（１０６）の
ステップコードに第７．８．９の命令ビットパターン（
（１０７）、（１０８）、（１０９））によって生成さ
れたステップコードをＡステージ（で吸収し、その結果
、生成したステップコードをＦステージ例で処理してい
ることを示す。
以−ヒのように、本発明の１６ビツト単位で命令のデコ
ードを行うデータ処理装置において、上記命令で、多段
間接アドレッシングモードによっチーつの命令から生成
される複数のステップコードを単一のステップコードに
まとめる、つまり命令の実行に関する情報を含まないコ
ードをデコードした結果生成したステップコードは、そ
の次段で処理している命令の実行に関する情報を含むコ
ードをデコードした結果生成したステップコードに吸収
される。また、４バイト以上ある命令で命令ビットパタ
ーンの最初の２バイトにオペランドのアドレスに対する
情報のない命令のステップコードは、その命令の次のス
テップコードに吸収される。
ードを行うデータ処理装置において、上記命令で、多段
間接アドレッシングモードによっチーつの命令から生成
される複数のステップコードを単一のステップコードに
まとめる、つまり命令の実行に関する情報を含まないコ
ードをデコードした結果生成したステップコードは、そ
の次段で処理している命令の実行に関する情報を含むコ
ードをデコードした結果生成したステップコードに吸収
される。また、４バイト以上ある命令で命令ビットパタ
ーンの最初の２バイトにオペランドのアドレスに対する
情報のない命令のステップコードは、その命令の次のス
テップコードに吸収される。
したがって、それ以降のステージで無駄なステップコー
ドが流れることがないので、各ステージの処理の＠荷が
均衡し、処理速度が向上する効果がある。
ドが流れることがないので、各ステージの処理の＠荷が
均衡し、処理速度が向上する効果がある。
多段間接アドレッシングモードのようにベース値の計算
が終了してからインデクス値と加算してアドレス値を求
めており、このようなアドレス計曝が続くような場合で
も本発明のデータ処理装置の構成をとれば限られたハー
ドウェアで任意回のメモリ間接参照及びアドレス計算が
可能となる。
が終了してからインデクス値と加算してアドレス値を求
めており、このようなアドレス計曝が続くような場合で
も本発明のデータ処理装置の構成をとれば限られたハー
ドウェアで任意回のメモリ間接参照及びアドレス計算が
可能となる。
第１図は、本発明の一実施例によるデータ処理装置の構
成図、第２図は本発明のデータ処理装置の全体ブロック
図、第３図は本発明のデータ処理装置のパイプラインス
テージ概要図、第４図はＤステージ（３ｚにおける通常
命令動作のフローチャート、第５図はＡステージ（３３
）における通常命令動作のフローチャート、第６図は、
従来のアドレッシングモードを含んだ命令を示す概略図
、第７図は従来のデータ処理装置のパイプラインステー
ジ概要図、第８図は本発明のデータ処理装置のメモリ上
での命令の並び方を示す図、第９図から第１７図は本発
明のデータ処理装置の命令フォーマットの図、第１８図
から第３１図は本発明のデータ処理装置のアドレッシン
グモードの説明図、第３２図は本発明のデータ処理装置
の命令フォーマットの特徴を示す図、第３３図、第３４
図は、本発明のデータ処理装置ａの一実施例の命令ビッ
トパターンの図、第３５図、第３６図は各実施例のパイ
プライン上のステップコードの流れ図である。 （１）は命令キュー、（２）はデコーダ１ 、（３１は
デコーダ２ 、＋４１はＤステージプログラムカウンタ
、（５）はＡステージプログラムカウンタ、（６）は間
接参照データレジスタ、（７）はインデクスレジスタ、
（８）はディスプレースメントレジスタ、（９１はペー
スレジスタ、ｄｌはアドレス加算器、＋Ｅはアドレス加
算出力ラッチ、 １１２１は間接多照アドレスレジスタ
、（１３はオペランドフェッチアドレスレジスタ、ｕａ
はスタックポインタ演算部、ＵωはＡステージスタック
ポインタ、ｑｅは汎用レジスタファイル、（１７１はＤ
ＤババスｕａはＤＩＳＰハス、＋１９１はＰ○ババスの
はＡバス、（２１＋はＳ１バス、■はＡＯババス（２）
はＭ、バスである。（５１１は命令フェッチ部、ｆＦｉ
’ｉ５は命令デコード部、５粉はＰＣ演算部、渕）はオ
ペランドアドレス計算部、１６０はマイクロＲＯＭ部、
１５（至）はデータ演算部、５ηは外部バスインターフ
ェイス部、（５８はアドレス出力回路、・５９）はデー
タ人ｄ力回路である。ＧｌｌはＩＦステージ、（３カは
Ｄステージ、ｌ３３１はＡステージ、（３４１はＦステ
ージ、１３ｍはＲステージ、３７）はＯＦステージ、１
３ＱはＥステージ、（４１）はＤ：Ｉ−）’、１２はＡ
コード、（４３）はＲコード、（４４）はＦコード、（
４５）はＥコード、（４（２）はＳコードである。 ８輪はオペレーションコード、鈴υ、（１１１２、及び
（へ）はそれぞれオペランド指定子、（間はレジスタモ
ードフィールド、（晒はレジスタアドレスフィールド、
（Ｓａ）、（８５Ａ）はアドレスモードをインデクスモ
ードにしたトキのレジスタモードフィールド、レジスタ
アドレスフィールドの内容である。いφは命令プリフェ
ッチ回路、（８ηは命令バッファデコード回路、（ハ）
はアドレス計算及びオペランドフェッチ回路、１８９）
は演算実行回路である。（１０１）は第１の命令ビット
パターン、（１０２）は第２の命令ビットパターン、
（１０３）は第３の命令ビットパターン、（１０４）は
第４の命令ビットパターン、（１０５）は第５の命令ビ
ットパターン、（１０６）は第６の命令ビットパターン
、（１０７）は第７の命令ビットパターン、（１０８）
は＄８の命令ビットパターン、（１０９）は第９の命令
ビットパターンである。 なお、図中、同一符号は、同一または相当部分を示す。
成図、第２図は本発明のデータ処理装置の全体ブロック
図、第３図は本発明のデータ処理装置のパイプラインス
テージ概要図、第４図はＤステージ（３ｚにおける通常
命令動作のフローチャート、第５図はＡステージ（３３
）における通常命令動作のフローチャート、第６図は、
従来のアドレッシングモードを含んだ命令を示す概略図
、第７図は従来のデータ処理装置のパイプラインステー
ジ概要図、第８図は本発明のデータ処理装置のメモリ上
での命令の並び方を示す図、第９図から第１７図は本発
明のデータ処理装置の命令フォーマットの図、第１８図
から第３１図は本発明のデータ処理装置のアドレッシン
グモードの説明図、第３２図は本発明のデータ処理装置
の命令フォーマットの特徴を示す図、第３３図、第３４
図は、本発明のデータ処理装置ａの一実施例の命令ビッ
トパターンの図、第３５図、第３６図は各実施例のパイ
プライン上のステップコードの流れ図である。 （１）は命令キュー、（２）はデコーダ１ 、（３１は
デコーダ２ 、＋４１はＤステージプログラムカウンタ
、（５）はＡステージプログラムカウンタ、（６）は間
接参照データレジスタ、（７）はインデクスレジスタ、
（８）はディスプレースメントレジスタ、（９１はペー
スレジスタ、ｄｌはアドレス加算器、＋Ｅはアドレス加
算出力ラッチ、 １１２１は間接多照アドレスレジスタ
、（１３はオペランドフェッチアドレスレジスタ、ｕａ
はスタックポインタ演算部、ＵωはＡステージスタック
ポインタ、ｑｅは汎用レジスタファイル、（１７１はＤ
ＤババスｕａはＤＩＳＰハス、＋１９１はＰ○ババスの
はＡバス、（２１＋はＳ１バス、■はＡＯババス（２）
はＭ、バスである。（５１１は命令フェッチ部、ｆＦｉ
’ｉ５は命令デコード部、５粉はＰＣ演算部、渕）はオ
ペランドアドレス計算部、１６０はマイクロＲＯＭ部、
１５（至）はデータ演算部、５ηは外部バスインターフ
ェイス部、（５８はアドレス出力回路、・５９）はデー
タ人ｄ力回路である。ＧｌｌはＩＦステージ、（３カは
Ｄステージ、ｌ３３１はＡステージ、（３４１はＦステ
ージ、１３ｍはＲステージ、３７）はＯＦステージ、１
３ＱはＥステージ、（４１）はＤ：Ｉ−）’、１２はＡ
コード、（４３）はＲコード、（４４）はＦコード、（
４５）はＥコード、（４（２）はＳコードである。 ８輪はオペレーションコード、鈴υ、（１１１２、及び
（へ）はそれぞれオペランド指定子、（間はレジスタモ
ードフィールド、（晒はレジスタアドレスフィールド、
（Ｓａ）、（８５Ａ）はアドレスモードをインデクスモ
ードにしたトキのレジスタモードフィールド、レジスタ
アドレスフィールドの内容である。いφは命令プリフェ
ッチ回路、（８ηは命令バッファデコード回路、（ハ）
はアドレス計算及びオペランドフェッチ回路、１８９）
は演算実行回路である。（１０１）は第１の命令ビット
パターン、（１０２）は第２の命令ビットパターン、
（１０３）は第３の命令ビットパターン、（１０４）は
第４の命令ビットパターン、（１０５）は第５の命令ビ
ットパターン、（１０６）は第６の命令ビットパターン
、（１０７）は第７の命令ビットパターン、（１０８）
は＄８の命令ビットパターン、（１０９）は第９の命令
ビットパターンである。 なお、図中、同一符号は、同一または相当部分を示す。
Claims (6)
- （１）１つまたは複数の単位デコード処理に分けて、１
つの命令のデコードを行い、単位デコード処理ごとに単
位デコード結果を出力する機能をもつ第１のパイプライ
ンステージと、上記単位デコード結果に従いオペランド
のアドレスを計算する機能をもつ第２のパイプラインス
テージとをパイプライン動作させる機能を備え、オペラ
ンドに対する演算内容を指定する演算情報指定部と、オ
ペランドのアドレスに関する情報を示す第１のアドレッ
シングモード指定部と、上記第１のアドレッシングモー
ド指定部で示されるオペランドのアドレスに関する情報
を拡張する情報を示す第２のアドレッシングモード指定
部とを持つ命令を処理するとき、上記第１のパイプライ
ンステージは、上記演算情報指定部と、上記第１のアド
レッシングモード指定部を第１の単位デコード処理とし
てデコードして第１の単位デコード結果を出力し、上記
第２のアドレッシングモード指定部を第２の単位デコー
ド処理としてデコードして第２の単位デコード結果を出
力し、上記第２のパイプラインステージは、上記第１の
単位デコード結果と上記第２の単位デコード結果に従い
、オペランドアドレスに関する処理を行い、オペランド
アドレスを得る処理をすることを特徴とするデータ処理
装置。 - （２）１つまたは複数の単位デコード処理に分けて、１
つの命令のデコードを行い、単位デコード処理ごとに単
位デコード結果を出力する機能をもつ第１のパイプライ
ンステージと、上記単位デコード結果に従いオペランド
アドレスを計算して、オペランドのアドレスを出力する
機能をもつ第２のパイプラインステージと、上記オペラ
ンドアドレスに従いオペランドをフェッチする第３のパ
イプラインステージとをパイプライン動作させる機能を
備え、オペランドに対する演算内容を指定する演算情報
指定部と、オペランドのアドレスに関する情報を示す第
１のアドレッシングモード指定部と、上記第１のアドレ
ッシングモード指定部で示されるオペランドのアドレス
に関する情報を拡張する情報を示す第２のアドレッシン
グモード指定部とを持つ命令を処理するとき、上記第１
のパイプラインステージは、上記演算情報指定部と、上
記第１のアドレッシングモード指定部を第１の単位デコ
ード処理としてデコードして第１の単位デコード結果を
出力し、上記第２のアドレッシングモード指定部を第２
の単位デコード処理としてデコードして第２の単位デコ
ード結果を出力し、上記第２のパイプラインステージは
、上記第１の単位デコード結果に従いオペランドアドレ
スに関する処理を行い、上記第１の単位デコード結果に
従うオペランドアドレスに関する処理であるオペランド
アドレス計算中間結果を保持し、上記第２の単位デコー
ド結果に従い、かつ上記オペランドアドレス計算中間結
果を使用して、オペランドアドレスに関する処理を行い
、オペランドアドレスを出力することを特徴とするデー
タ処理装置。 - （３）１つまたは複数の単位デコード処理に分けて、１
つの命令のデコードを行い、単位デコード処理ごとに単
位デコード結果を出力する機能をもつ第１のパイプライ
ンステージと、１つの命令の複数のオペランドに対して
、上記単位デコード結果に従いオペランドアドレスを計
算して、複数のオペランドの複数のアドレスを複数回に
分けて出力する機能をもつ第２のパイプラインステージ
と、上記オペランドアドレスに従いオペランドをフェッ
チする第３のパイプラインステージとをパイプライン動
作させる機能を備え、オペランドに対する演算内容の一
部を指定する第１の演算情報指定部と、第１のオペラン
ドのアドレスに関する情報を示す第１のアドレッシング
モード指定部と、上記第１のアドレッシングモード指定
部で示されるオペランドのアドレスに関する情報を拡張
する情報を示す第２のアドレッシングモード指定部と、
オペランドに対する演算内容の一部を指定する第２の演
算情報指定部と、第２のオペランドのアドレスに関する
情報を示す第３のアドレッシングモード指定部と、上記
第３のアドレッシングモード指定部で示されるオペラン
ドのアドレスに関する情報を拡張する情報を示す第４の
アドレッシングモード指定部とを持つ命令を処理すると
き、上記第１のパイプラインステージは、上記第１の演
算情報指定部と、上記第１のアドレッシングモード指定
部を第１の単位デコード処理としてデコードして第１の
単位デコード結果を出力し、上記第２のアドレッシング
モード指定部を第２の単位デコード処理としてデコード
して第２の単位デコード結果を出力し、上記第２の演算
情報指定部と、上記第３のアドレッシングモード指定部
を第３の単位デコード処理としてデコードして第３の単
位デコード結果を出力し、上記第４のアドレッシング指
定部を第４の単位デコード処理としてデコードして第４
の単位デコード結果を出力し、上記第２のパイプライン
ステージは、上記第１の単位デコード結果に従いオペラ
ンドアドレスに関する処理を行い、上記第１の単位デコ
ード結果に従うオペランドアドレスに関する処理である
第１のオペランドアドレス計算中間結果を保持し、上記
第２の単位デコード結果に従い、かつ上記第１のオペラ
ンドアドレス計算中間結果を使用して、オペランドアド
レスに関する処理を行い、第１のオペランドアドレスを
出力し、上記第３の単位デコード結果に従いオペランド
アドレスに関する処理を行い、上記第３の単位コード結
果に従うオペランドアドレスに関する処理である第２の
オペランドアドレス計算中間結果を保持し、上記第２の
単位デコード結果に従い、かつ上記第２のオペランドア
ドレス計算中間結果を使用して、オペランドアドレスに
関する処理を行い、第２のオペランドアドレスを出力す
ることを特徴とするデータ処理装置。 - （４）１つまたは複数の単位デコード処理に分けて、１
つの命令のデコードを行い、単位デコード処理ごとに単
位デコード結果を出力する機能をもつ第１のパイプライ
ンステージと、上記単位デコード結果に従いオペランド
アドレスを計算して、オペランドのアドレスを出力する
機能と２つ以上複数の上記単位デコード結果の一部また
は全部を１つに統合してオペランド演算情報を出力する
機能をもつ第２のパイプラインステージと、上記オペラ
ンドアドレスに従いオペランドをフェッチする第３のパ
イプラインステージとをパイプライン動作させる機能を
備え、オペランドに対する演算内容の一部を指定する第
１の演算情報指定部と、オペランドに対する演算内容の
一部を指定する第２の演算情報指定部と、オペランドの
アドレスに関する情報を示すアドレッシングモード指定
部とを持つ命令を処理するとき、上記第１のパイプライ
ンステージは、上記第１の演算情報指定部を第１の単位
デコード処理としてデコードして第１のデコード結果を
出力し、上記第２の演算情報指定部と、上記アドレッシ
ングモード指定部を第２の単位デコード処理としてデコ
ードして第２の単位デコード結果を出力し、上記第２の
パイプラインステージは、上記第１の単位デコード結果
と第２の単位デコード結果に含まれるオペランドの演算
に関する情報を統合したオペランド演算情報と、上記第
２の単位デコード結果に従いオペランドアドレスに関す
る処理を行い、オペランドアドレスとを出力することを
特徴とするデータ処理装置。 - （５）１つまたは複数の単位デコード処理に分けて、１
つの命令のデコードを行い、単位デコード処理ごとに単
位デコード結果を出力する機能をもつ第１のパイプライ
ンステージと、上記単位デコード結果に従いオペランド
のアドレスを計算する機能をもつ第２のパイプラインス
テージとをパイプライン動作させる機能を備え、オペラ
ンドに対する演算内容を指定する演算情報指定部と、基
本アドレッシングモード指定部と、上記基本アドレッシ
ングモード指定部の拡張部である一つまたは複数の拡張
アドレッシングモード指定部とを持つ命令において、上
記基本アドレッシングモード指定部、及び上記拡張アド
レッシングモード指定部には、一つのオペランドのアド
レス計算内容とアドレス計算が終了するか否かを表す情
報とを含み、上記命令を処理するとき、上記第１のパイ
プラインステージは、上記演算情報指定部と、上記基本
アドレッシングモード指定部を一つの単位デコード処理
としてデコードして一つの第１の種類の単位デコード結
果を出力し、アドレス計算が終了しない情報を含んでい
る場合の一つまたは複数の上記拡張アドレッシングモー
ド指定部をそれぞれ一つの単位デコード処理としてデコ
ードして、アドレス計算が終了しない情報を含んでいる
上記拡張アドレッシングモード指定部と同数の第２の種
類の単位デコード結果を出力し、アドレス計算が終了す
る情報を含んでいる上記拡張アドレッシングモード指定
部を一つの単位デコード処理としてデコードして第３の
種類の単位デコード結果を出力し、上記第２のパイプラ
インステージは、上記第１の種類の単位デコード結果と
上記第２の種類の単位デコード結果がある場合は上記第
２の種類の単位デコード結果と上記第３の種類の単位デ
コード結果とを順次入力して、オペランドアドレスに関
する処理を行い、オペランドアドレスを得る処理をする
ことを特徴とするデータ処理装置。 - （６）１つまたは複数の単位デコード処理に分けて、１
つの命令のデコードを行い、単位デコード処理ごとに単
位デコード結果を出力する機能をもつ第１のパイプライ
ンステージと、上記単位デコード結果に従いオペランド
のアドレスを計算する機能をもつ第２のパイプラインス
テージとをパイプライン動作させる機能を備え、オペラ
ンドに対する演算内容を指定する演算情報指定部と、基
本アドレッシングモード指定部と、上記基本アドレッシ
ングモード指定部の拡張部である一つまたは複数の拡張
アドレッシングモード指定部とを持つ命令において、上
記基本アドレッシングモード指定部、及び上記拡張アド
レッシングモード指定部には、一つのオペランドのアド
レス計算内容とアドレス計算が終了するか否かを表す情
報とを含み、上記命令を処理するとき、上記第１のパイ
プラインステージは、上記演算情報指定部と、上記基本
アドレッシングモード指定部を第１の単位デコード処理
としてデコードして第１の単位デコード結果を出力し、
第１の単位デコード結果には、アドレス計算が終了する
か否かを表す情報を含み、アドレス計算が終了しない情
報を含んでいる場合の一つまたは複数の上記拡張アドレ
ッシングモード指定部をそれぞれ一つの単位デコードと
してデコードして、アドレス計算が終了しない情報を含
んでいる上記拡張アドレッシングモード指定部と同数の
第２の種類の単位デコード結果を出力し、上記単位デコ
ード結果には、アドレス計算が終了しない情報を含み、
アドレス計算が終了する情報を含んでいる上記拡張アド
レッシングモード指定部を一つの単位デコード処理とし
てデコードして第３の種類の単位デコード結果を出力し
、上記単位デコード結果には、アドレス計算が終了する
情報を含み、上記第２のパイプラインステージは、上記
第１の単位デコード結果に従い、オペランドアドレスに
関する処理を行ってオペランドアドレス計算処理結果を
生成し、アドレス計算が終了しない情報の場合には、一
つの処理単位は生成されずに、上記オペランドアドレス
計算処理結果をラッチに保持して、上記第２の種類の単
位デコード結果、もしくは上記第３の種類の単位デコー
ド結果に従い、上記ラッチの内容を使用して、オペラン
ドアドレスに関する処理を行ってオペランドアドレス計
算処登結果を生成し、アドレス計算が終了する情報の場
合には、上記オペランドアドレス計算処理結果をオペラ
ンドアドレスとし、上記オペランドアドレスを一つの処
理単位として上記第３のパイプラインステージへ出力す
ることを特徴とするデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066267A JPH0766324B2 (ja) | 1988-03-18 | 1988-03-18 | データ処理装置 |
| US07/313,650 US5129068A (en) | 1988-03-18 | 1989-02-21 | Operand address calculation in a pipeline processor by decomposing the operand specifier into sequential step codes |
| US07/314,727 US5091853A (en) | 1988-03-18 | 1989-02-22 | Chained addressing mode pipelined processor which merges separately decoded parts of a multiple operation instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066267A JPH0766324B2 (ja) | 1988-03-18 | 1988-03-18 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01237837A true JPH01237837A (ja) | 1989-09-22 |
| JPH0766324B2 JPH0766324B2 (ja) | 1995-07-19 |
Family
ID=13310899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066267A Expired - Fee Related JPH0766324B2 (ja) | 1988-03-18 | 1988-03-18 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5129068A (ja) |
| JP (1) | JPH0766324B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5249273A (en) * | 1989-01-17 | 1993-09-28 | Fujitsu Limited | Microprocessor having a variable length instruction format |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0769806B2 (ja) * | 1988-10-14 | 1995-07-31 | 三菱電機株式会社 | データ処理装置 |
| KR0163179B1 (ko) * | 1989-03-31 | 1999-01-15 | 미다 가쓰시게 | 데이타 프로세서 |
| JP2680899B2 (ja) * | 1989-08-28 | 1997-11-19 | 日本電気株式会社 | 情報処理装置及びその制御方法 |
| JPH03185530A (ja) * | 1989-12-14 | 1991-08-13 | Mitsubishi Electric Corp | データ処理装置 |
| EP0463973A3 (en) * | 1990-06-29 | 1993-12-01 | Digital Equipment Corp | Branch prediction in high performance processor |
| US5249280A (en) * | 1990-07-05 | 1993-09-28 | Motorola, Inc. | Microcomputer having a memory bank switching apparatus for accessing a selected memory bank in an external memory |
| JP2682232B2 (ja) * | 1990-11-21 | 1997-11-26 | 松下電器産業株式会社 | 浮動小数点演算処理装置 |
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