JPH01237863A - 割り込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 中央処理装置の指令にしたがって主記す５ａ装置と入出
力装置との間のデータ転送を制御するチャンネル処理装
置が中央処理装置に対して起こす割り込み制御方式に関
し、 チャンネル処理装置の使用効率の向上および割り込み処
理の高速化を図ることを目的とし、チャンネル処理装置
は複数のチャンネル装置から発生する割り込みデータを
主記憶装置に格納し、中央処理装置は主記憶装置に格納
された割り込みデータに基づいて割り込み処理を実行し
、割り込み処理終了後は主記憶装置に格納されている割
り込みデータを更新処理するようにし、中央処理装置ま
たはチャンネル処理装置が割り込みデータを更新する間
は割り込み更新制御ピントをオンにして他の中央処理装
置の割り込み処理を禁止するように構成した。

〔産業上の利用分野〕

本発明は、中央処理装置の指令にしたがって主記憶装置
と入出力装置との間のデータ転送を制御するチャンネル
処理装置が中央処理装置に対して起こす割り込み制御方
式に関する。

〔従来の技術〕

第５図は、コンピュータシステムの全体構成図である。

このシステムは、共通バスＢｌ上に接続された中央処理
装置群１（ｌａ、ｌｂ、・・・、１ｐ）と、主記憶装置
２と、チャンネル処理装置３とを有し、このチャンネル
処理装置３の配下にはチャンネル装置群４（４ａ、４ｂ
、・・・、４ｑ）が接続され、このチャンネル装置群４
には入出力装置群５（５ａ、５ｂ、・・・、５ｑ）が接
続されている。

入出力装置５ａ〜５ｑは複数ｒのグループに分けられ、
このグループ単位で割り込み制御が行われる。

第６図は、中央処理装置（以下、ＣＰＵ、という）群１
のうち代表的にＣＰＵ１ａの構成を示すブロック図で、
前記共通バスＢｌに接続されるパス制御部ｌ０１ＣＰＵ
本体部１１および複数の割り込み制御回路１２ａ、１２
ｂ、・・・、１２ｒを有し、各割り込み制御回路１２ａ
〜１２ｒの出力がオア回路１３を介してＣＰＵ本体部１
１に入力されている。

割り込み制御回路１２ａ〜１２ｒのそれぞれは、ＣＰＵ
本体部１１に対して割り込み要求ビット（以下、■ビッ
ト、という）１４、マスクビット（以下、Ｍビット、と
いう）回路１５、■ビットおよびＭビットの論理積をと
るアンド回路１６から構成される。また、割り込み制御
回路１２ａ〜１２ｒは入出力装置４ａ〜４ｑのグループ
数ｒに対応して設けられており、したがって、各ＣＰＵ
Ｉａ〜１ｐのそれぞれはグループ数ｒに対応した数の割
り込み制御回路１２ａ〜１２ｒを有することになる。

第７図は、主記憶装置２上に形成される割り込み制御キ
ューを示し、１つの割り込み制御ブロック２０といくつ
かの割り込み要求ブロック２１　（２１ａ、２１ｂｙ２
１ｃ、−）とからなる。

この制御キューは入出力装置５ａ〜５ｑの各グループ毎
に１つ設けられており、対応するグループ内の入出力装
置に関する割り込み要求が発生するとその割り込みデー
タを割り込み要求ブロック２１に格納する。同一のグル
ープ内で複数の割り込み要求が発生した場合には、各ブ
ロック２１に格納して行き、領域２２および２３に連結
するブロックの番号を記入する。領域２２には自ブロッ
クが連結される前方ブロックの番号を記入し、領域２３
には自ブロックに連結される後方ブロックの番号を記入
する。このようにして、複数のブロックをチェーン状に
連結して行く　（図では３つのブロック２１　ａ　＋　
２１　ｂ　ｙ　２１　ｃが連結されている）。

割り込み制御ブロック２０は、割り込み要求ブロック２
１の中から実際に割り込み処理を実行するブロック、例
えばブロック２１ａの割り込みデータを取り出して格納
し、割り込み処理が終了するとクリアして次に割り込み
処理すべきブロック２１ｂの割り込みデータを格納する
。

なお、割り込み制御ブロック２０および割り込み要求ブ
ロック２１の領域２４および領域２５には、この割り込
み制御キューの更新を実行するＣＰＵの番号またはチャ
ンネル処理装置の番号が格納される。

次に、このような構成を有する従来の割り込み制御方式
の動作について、第８図のフローチャートを参照しなが
ら説明する。なお、図中左側に示す処理はチャンネル処
理装置（以下、ＣＨＰ、という）３による処理であり、
図中右側に示す処理はＣＰＵＩによる処理である。

まず、入出力装置群４のいずれかのグループに属する入
出力装置に関する割り込み要求が発生すると、ＣＨＦ２
の制御により主記憶装置２の割り込み制御キューに割り
込みデータが記憶される。

この場合、割り込み要求がそのグループ内で初めてのも
のであれば、割り込みデータは割り込み要求ブロック２
１と共に割り込み制御ブロック２０にも記憶される（ス
テップ３１）。

次に、全ＣＰＵ１ａ−１ｐの割り込み要求を示すＩビッ
トをパ１゛とする（ステップＳ２）。

各ＣＰＵではＭビットが“１゛であればアンド回路１６
のアンド条件が成立し、オア回路１３を介してＣＰＵ本
体部１１に割り込み要求信号が入力される。あるｃｐｕ
、例えば、ＣＰＵ１ａが割り込みを受は付けると、受付
ＣＰＵ’ｌａのＩビットを“０”にしくステップＳ３）
、当該割り込み制御ブロック２０の領域２４を参照して
（ステップＳ４）、他のＣＰＵによって割り込み処理が
実行されていないか否かを判定する（ステップＳ５）。

もし、処理中であればＣＰＵ１ａの割り込み処理を終了
させる。

他のＣＰＵで処理中でなければ自ＣＰＵ１ａで処理する
ために当該制御キューの割り込み制御ブロック２０の領
域２４に自ＣＰＵＩ　ａの識別番号を格納しくステップ
Ｓ６）、全ＣＰＵ１ａ〜１ｐの■ピントを“０”にした
のち（ステップ３７）、割り込み処理を実行する（ステ
ップＳ８）。

割り込み処理が終了すると、ＣＰＵ１ａはＣＨＦ２に対
して終了通知を報告する（ステップＳ９）。

ＣＨＰ　３はこの終了通知を受けて当該割り込み制御キ
ューの割り込み制御ブロック２０および割り込み処理を
実行した割り込み要求ブロック２１をクリアする（ステ
ップ５１０）。

もし、当該割り込み制御キューに未処理の割り込み要求
ブロック２１が有れば割り込み制御ブロック２０の内容
を更新して再びステップＳ２の処理へ戻る。

〔発明が解決しようとする課題］ ところで、このような従来の方式によると、１回の割り
込み処理でＣＨＦ２による処理がＣＰＵ１の処理の前後
に必要となるため、ＣＨＦ２の使用効率が低下するとい
う問題点があった。

すなわち、ＣＨＦ２は割り込み要求発生時に割り込みデ
ータを割り込み制御キューに連結する前処理と、ＣＰＵ
Ｉによる割り込み処理の後に割り込み制御キューの内容
を更新する後処理との２回の処理を行う必要があった。

また、割り込み制御キューに複数の割り込み要求ブロッ
クが接続されている場合には、ＣＨＦ２とＣＰＵＩとが
交互に動作しなから１ブロツクずつ割り込み処理を実行
していくため、当該制御キューに接続されている全ての
ブロックの処理が完了するまでには長時間を要するとい
う問題点があった。

本発明は、チャンネル処理装置の使用効率の向上および
割り込み処理の高速化を図ることを目的とする。

〔課題を解決するための手段〕

第１図の原理図に示すように、共通バス上に中央処理装
置１、主記憶装置２およびチャンネル処理装置３を接続
し、前記チャンネル処理装置３によって複数のチャンネ
ル装置４の入出力割り込み制御を行うコンピュータシス
テムの割り込み制’＋］１方式において、 前記中央処理装置学内には割り込み更新制御ビットを有
し、前記中央処理装置弁および前記チャンネル処理装置
３は前記割り込み更新制御ビットを更新する手段を有し
、前記チャンネル処理装置３は前記複数のチャンネル装
置４から発生する割り込みデータを前記主記憶装置２に
記憶し、前記中央処理装置１は前記主記憶装置２に記憶
された割り込みデータに基づいて割り込み処理を実行し
、割り込み処理終了後は前記主記憶装置２に記憶されて
いる割り込みデータを更新処理するようにし、前記中央
処理装置弁または前記チャンネル処理装置３が割り込み
データを更新する間は前記割り込み更新制御ビットをオ
ンにして他の中央処理装置合の割り込み処理を禁止する
ようにした。

〔作　用〕

チャンネル装置４のある装置に関する割り込み要求が発
生すると、チャンネル処理装置３は主記憶装置２上の対
応する記憶領域に割り込みデータを格納する。

割り込みデータが主記憶装置２上に格納されると、中央
処理装置１はこの割り込みデータに基づいて割り込み処
理を実行し、割り込み処理が終了すると主記憶装置２上
の割り込みデータをクリアする。も巳、割り込み要求が
他にも有れば、割り込みデータの更新処理を行う。

このようにして、チャンネル処理装置３は割り込みデー
タを主記憶装置２に記憶し、中央処理装置１はこの割り
込みデータに基づく割り込み処理および割り込み終了後
の更新処理などの後処理を行う。

〔実施例〕

第２図および第３図は、本発明による割り込み制御方式
の一実施例を示すＣＰＵのブロック図および主記憶装置
上に形成される割り込み制御キューの構成図である。

本実施例のＣＰＵは、共通バスＢ１に接続されるパス制
御部１０、ＣＰＵ本体部１１および複数の割り込み制御
回路１２ａ〜１２ｒを有し、割り込み制御回路１２ａ〜
１２ｒの各出力はオア回路１３を介してＣＰＵ本体部１
１に入力される。

割り込み制御回路１２ａ〜１２ｒのそれぞれは、割り込
み要求ビット（１ビツト）１４、マスクピッｌ−（Ｍピ
ッ１−）１５、割り込み更新制御ビット（以下、Ｕビッ
ト、という）１７およびアンド回路１６から構成され、
アンド回路１６はＩビット、Ｍビットおよび反転Ｕビッ
トのアンド条件をとり、割り込み要求信号としてオア回
路１３を介してｃｐｕ本体部１１に出力する。

割り込み制御キューは、入出力装置５ａ〜５ｑの各グル
ープ毎に設けられる１つの割り込み制御ブロック２０と
それに連なるいくつかの割り込み要求ブロック２１とか
ら成り、割り込み制御ブロック２０はこの制御キューの
割り込み処理を実行中のＣＰＵ番号またはＣＨＰ番号が
記憶される領域２４と、制御キューに接続された割り込
み要求ブロック２１の数が記憶される領域２６と、割り
込み要求ブロック２１のうちの先頭のブロック番号が記
憶される領域２７と、最終のブロック番号が記憶される
領域２８とから構成される。また、割り込み要求ブロッ
ク２１は割り込み処理を実行中のＣＰＵの番号またはＣ
ＨＰの番号が記憶される領域２５と、連結されるブロッ
クのうち前方のブロック番号が記憶される領域２２と、
後方のブロック番号が記憶される領域２３とを有する。

なお、自ブロックが先頭ブロックの場合は領域２２には
自ブロックの番号が記憶され、自ブロックが最終ブロッ
クの場合は領域２３には自ブロックの番号が記憶される
。

次に、第４図に示すフローチャートを参照しながら本実
施例の動作を説明する。

まず、入出力装置５ａ〜５ｑのうちのあるグループに属
する入出力装置に関する割り込み要求が発生すると、Ｃ
ＨＰ３は主記憶装置２上に形成されている当該グループ
に対応する割り込み制御キューの割り込み制御ブロック
２０上の領域２４を参照しくステップＴ１）、何れかの
ＣＰＵによってこの割り込み制御キューが割り込み処理
中であるか否かを判定する（ステップＴ２）。もし、処
理中であれば、処理が終了するまで待機するためにこの
割り込み処理を中断させる。もし、この割り込み制御キ
ューが何れのＣＰＵによっても処理されていないならば
、全ＣＰＵ１ａ〜ｌｐ内の当該グループに対応する割り
込み制御回路、例えば、制御回路１２ａのＵピントを“
１”としくステップＴ３）、何れのＣＰＵによってもこ
の割り込み制御キューに対する割り込み処理を開始させ
ないようにする。

次いで、この割り込み制御キューの割り込み要求ブロッ
ク２１に割り込みデータを格納する（ステップＴ４）。

次いで、全ＣＰＵ１ａ〜１ｐの割り込み制御回路１２ａ
のＵビットを“０”、１ビツトを“１パとする（ステッ
プＴ５）。以上によって、ＣＨＰ３による処理が終了し
、ＣＰＵによる処理に移行する。

各ＣＰＵの割り込み制御回路１２ａの各Ｍビットが“ｌ
゛であれば、υ１り込み制御回路１２ａのアンド回路１
６のアンド条件が成立してＣＰＵ本体部１１に割り込み
要求が出される。あるＣＰＵ、例えば、ＣＰＵ１ａが割
り込みを受は付けると、ＣＰＵＩ　ａは割り込み制御キ
ューを参照しくステップＴ６）、他のＣＰＵによってこ
の制御キューが処理中であるか否かを判定する（ステッ
プＴ７）。

もし、処理中であればこの割り込み処理を終了し、処理
中でなければ割り込み制御ブロック２０の領域２４およ
び割り込み要求ブロック２１の領域２５にそれぞれ受付
ＣＰＵ１ａのＣＰＵ番号を格納し、ＣＰＵ１ａが割り込
み処理をすることを宣言する（ステップＴ８）。

次いで、全ＣＰＵ１ａ〜１ｐの割り込み制御回路１２ａ
のＵビットを°１°゛にして（ステップＴ９）、他のＣ
ＰＵがこの制御キューに関する処理を行わないようにし
た後、割り込み処理を実行する（ステップＴ１０）。

割り込み処理が終了すると、ＣＰＵ１ａは割り込み制御
キューの内容を更新する（ステップＴ１１）。この割り
込み制御キューの更新はＣＰＵＩａによって行われるも
ので、割り込み制御ブロック２０の領域２４のクリア、
領域２６のブロック長の減算、割り込み処理を実行した
割り込み要求ブロック２１のクリアなどである。

次に、割り込み制御ブロック２０の領域２６を参照して
未処理の割り込み要求ブロックが有るか否かを判定する
（ステップＴｌ２）。もし、未処理ブロックが有れば全
ＣＰＵ！ａ〜１ｐの割り込み制御回路１２ａのＵビット
を“０゛、■ビットを“１パにして終了する（ステップ
Ｔ１３）。もし、未処理ブロックが無ければＵビットお
よび■ビットを共に“０゛にして終了する（ステップＴ
１４）。

〔発明の効果〕

本発明の割り込み制御方式によれば、ＣＨＰによる割り
込み処理はｖＪり込みデータを割り込み制御キューに接
続するのみであり、以後の割り込み処理は全てＣＰＵに
よって行うようにしたので、ＣＨＰの使用効率が向上す
ると共に、割り込み処理の高速化が可能となる。

【図面の簡単な説明】

第１図は本発明による割り込み制御方式の原理図、 第２図および第３図は本発明による割り込み制御方式の
一実施例を示す中央処理装置のブロック図および割り込
み制御キューの構成図、 第４図は本発明の詳細な説明するためのフローチャート
、 第５図はコンピュータシステムの全体構成図、第６図お
よび第７図は従来例による中央処理装置のブロック図お
よび割り込み制御′１０キューの構成図、 第８図は従来例の動作を説明するためのフローチャート
である。 １・・・中央処理装置群、２・・・主記憶装置、３・・
・チャンネル統合処理装置、４・・・チャンネル装置群
。 ５・・・入出力装置群。

Claims (1)

1. 【特許請求の範囲】 共通バス上に中央処理装置（１）、主記憶装置（２）お
   よびチャンネル処理装置（３）を接続し、前記チャンネ
   ル処理装置（３）によって複数のチャンネル装置（４）
   の入出力割り込み制御を行うコンピュータシステムの割
   り込み制御方式において、 前記中央処理装置（１）内には割り込み更新制御ビット
   を有し、前記中央処理装置（１）および前記チャンネル
   処理装置（３）は前記割り込み更新制御ビットを更新す
   る手段を有し、 前記チャンネル処理装置（３）は前記複数のチャンネル
   装置（４）から発生する割り込みデータを前記主記憶装
   置（２）に格納し、前記中央処理装置（１）は前記主記
   憶装置（２）に格納された割り込みデータに基づいて割
   り込み処理を実行し、割り込み処理終了後は前記主記憶
   装置（２）に格納されている割り込みデータを更新処理
   するようにし、 前記中央処理装置（１）または前記チャンネル処理装置
   （３）が割り込みデータを更新する間は前記割り込み更
   新制御ビットをオンにして他の中央処理装置（１）の割
   り込み処理を禁止するようにしたことを特徴とする割り
   込み制御方式。