JPH01248567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01248567A JPH01248567A JP7712488A JP7712488A JPH01248567A JP H01248567 A JPH01248567 A JP H01248567A JP 7712488 A JP7712488 A JP 7712488A JP 7712488 A JP7712488 A JP 7712488A JP H01248567 A JPH01248567 A JP H01248567A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
〔１足来の技術〕
金属と半導体との接触からなるシヨ・ソトキー接触をゲ
ートとする接合型ＦＥＴは、構造および製造工程が簡単
なため、ゲート長のｉ紋ｍ（ヒに適し、特に電子移動度
の大きいＧａＡｓを用いて高周波特性の優れた素子や、
高速動作の集積回路が得られている。
ートとする接合型ＦＥＴは、構造および製造工程が簡単
なため、ゲート長のｉ紋ｍ（ヒに適し、特に電子移動度
の大きいＧａＡｓを用いて高周波特性の優れた素子や、
高速動作の集積回路が得られている。
第３図（ａ）〜（ｇ）は従来の半導体装置の製造方法の
一例を説明するための工程順に示した半導体チップの断
面図である。第３図（ａ）に示すように、半絶縁性Ｇａ
Ａｓ基板１の主表面にＮ型埋込層２を形成する。次に、
第３図（ｂ）に示すように、基板全面にゲート用タング
ステンシリサイド膜２３を形成する。次に、第３図（ｃ
）に示すように、写真蝕刻法により、ゲート電極を形成
する。次に、第３図（ｄ）に示すように、基板全面に側
壁用シリコン酸化膜７ａを堆積する。次に、第３図（ｅ
）に示すように、異方性ドライエツチングにより、ゲー
ト電極の側壁部分以外のシリコン酸化膜を除去する。次
に、第３図（ｆ）に示すように、ソー曳、ドレイン間の
抵抗を減少させるため、シリコン酸化膜７ｂ及びゲート
電極２３をマスクとして、Ｎ型不純物を自己整合法によ
りイオン注入し、Ｎ＋型型数散層１０形成する、次に、
第３図（ｇ）に示すように、シリコン酸化膜７ｂを除去
することにより、半導体装置を形成していた。
一例を説明するための工程順に示した半導体チップの断
面図である。第３図（ａ）に示すように、半絶縁性Ｇａ
Ａｓ基板１の主表面にＮ型埋込層２を形成する。次に、
第３図（ｂ）に示すように、基板全面にゲート用タング
ステンシリサイド膜２３を形成する。次に、第３図（ｃ
）に示すように、写真蝕刻法により、ゲート電極を形成
する。次に、第３図（ｄ）に示すように、基板全面に側
壁用シリコン酸化膜７ａを堆積する。次に、第３図（ｅ
）に示すように、異方性ドライエツチングにより、ゲー
ト電極の側壁部分以外のシリコン酸化膜を除去する。次
に、第３図（ｆ）に示すように、ソー曳、ドレイン間の
抵抗を減少させるため、シリコン酸化膜７ｂ及びゲート
電極２３をマスクとして、Ｎ型不純物を自己整合法によ
りイオン注入し、Ｎ＋型型数散層１０形成する、次に、
第３図（ｇ）に示すように、シリコン酸化膜７ｂを除去
することにより、半導体装置を形成していた。
上述した従来の半導体装置の製造方法では、上層に第２
の配線をする多層配線の場合、下層の平坦化を容易にす
るろ、ゲートメタルを薄くしなければならず、ゲート電
極側壁部に形成した酸化膜の厚さも薄くなり、イオン注
入時にイオンがスルー注入されてしまう。さらに、ゲー
トの薄層１ヒにより、ゲート抵抗が増大する欠点がある
。
の配線をする多層配線の場合、下層の平坦化を容易にす
るろ、ゲートメタルを薄くしなければならず、ゲート電
極側壁部に形成した酸化膜の厚さも薄くなり、イオン注
入時にイオンがスルー注入されてしまう。さらに、ゲー
トの薄層１ヒにより、ゲート抵抗が増大する欠点がある
。
本発明の目的は、多層配線の為の平坦化によりゲートメ
タルを薄くした場合でも、ゲート電極側壁部に形成した
酸化膜の厚さが変化せず、しかもゲート抵抗の増大を抑
えることが可能な半導体装置の製造方法を提供すること
にある。
タルを薄くした場合でも、ゲート電極側壁部に形成した
酸化膜の厚さが変化せず、しかもゲート抵抗の増大を抑
えることが可能な半導体装置の製造方法を提供すること
にある。
〔課題を解決するための手段〕−１
本発明の半導体装置の製造方法は、半導体基板の一主面
に選択的に一導電型埋込層を形成する工程と、前記半導
体基板及び前記一導電型埋込層上に第１のケイ化物膜を
形成する工程と、前記第１のケイ化物膜上に金属膜を形
成する工程と、前記金属膜上に第１のシリコン酸化膜又
はシリコン窒化膜を形成する工程と、前記第１のシリコ
ン酸化膜又はシリコン窒化膜上に第２のケイ化物膜を形
成する工程と、ゲート電極を形成する領域以外の前記半
導体基板及び前記一導電型埋込層上の部分を選択的に除
去する工程と、基板全面に第２のシリコン酸化膜を形成
する工程と、エツチングによりゲート電極となる部分の
側壁部以外の前記第２のシリコン酸化膜を選択的に除去
する工程と、前記ゲート部分と第２のシリコン酸化膜を
マスクとして一導電型不純物をイオン注入して一導電型
層を形成する工程と、前記第１のシリコン酸ｆヒ膜又は
シリコン窒化腹膜、前記第２のケイ化物膜及び第２のシ
リコン酸化膜を除去する工程とを含んで構成される。
に選択的に一導電型埋込層を形成する工程と、前記半導
体基板及び前記一導電型埋込層上に第１のケイ化物膜を
形成する工程と、前記第１のケイ化物膜上に金属膜を形
成する工程と、前記金属膜上に第１のシリコン酸化膜又
はシリコン窒化膜を形成する工程と、前記第１のシリコ
ン酸化膜又はシリコン窒化膜上に第２のケイ化物膜を形
成する工程と、ゲート電極を形成する領域以外の前記半
導体基板及び前記一導電型埋込層上の部分を選択的に除
去する工程と、基板全面に第２のシリコン酸化膜を形成
する工程と、エツチングによりゲート電極となる部分の
側壁部以外の前記第２のシリコン酸化膜を選択的に除去
する工程と、前記ゲート部分と第２のシリコン酸化膜を
マスクとして一導電型不純物をイオン注入して一導電型
層を形成する工程と、前記第１のシリコン酸ｆヒ膜又は
シリコン窒化腹膜、前記第２のケイ化物膜及び第２のシ
リコン酸化膜を除去する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｋｌ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図である
。第１図（ａ）に示すように、半絶縁性ＧａＡｓ基板１
の主表面にシリコンを加速エネルギー５０ｋｅＶ、ドー
ズ量２Ｘ１０１２ｃｍ−２でイオン注入することにより
、Ｎ型埋込層２を形成する。次に、第１図（ｂ）に示す
ように、例えば、ゲート用として、ケイ化物であるタン
グステンシリサイド膜３を０．２μｍ、ゲート用タング
ステン４を０．１μｍ順次堆積する。次に、第１図（Ｃ
）に示すように、更にシリコン酸化膜５を０．２μｍ、
タングステンシリサイド膜６を０．１μｍ堆積する。次
に、第１図（ｄ）に示すように、ドライエツチングによ
り、電極を形成する領域以外の堆積層を除去する。次に
、第１図（ｅ）に示すように、基板全面にシリコン酸化
膜７ａを０．２μｍ堆積する。次に、第１図（ｆ＞に示
すように１．ドライエツチングにより、側壁部７ｂを形
成し、その側壁部をマスクとしてシリコンを加速エネル
ギー５０ｋｅＶ、ドーズ量６×。
するための工程順に示した半導体チップの断面図である
。第１図（ａ）に示すように、半絶縁性ＧａＡｓ基板１
の主表面にシリコンを加速エネルギー５０ｋｅＶ、ドー
ズ量２Ｘ１０１２ｃｍ−２でイオン注入することにより
、Ｎ型埋込層２を形成する。次に、第１図（ｂ）に示す
ように、例えば、ゲート用として、ケイ化物であるタン
グステンシリサイド膜３を０．２μｍ、ゲート用タング
ステン４を０．１μｍ順次堆積する。次に、第１図（Ｃ
）に示すように、更にシリコン酸化膜５を０．２μｍ、
タングステンシリサイド膜６を０．１μｍ堆積する。次
に、第１図（ｄ）に示すように、ドライエツチングによ
り、電極を形成する領域以外の堆積層を除去する。次に
、第１図（ｅ）に示すように、基板全面にシリコン酸化
膜７ａを０．２μｍ堆積する。次に、第１図（ｆ＞に示
すように１．ドライエツチングにより、側壁部７ｂを形
成し、その側壁部をマスクとしてシリコンを加速エネル
ギー５０ｋｅＶ、ドーズ量６×。
Ｉ Ｏ”ｃｍ−２でイオン注入することにより、Ｎ型拡
散層８を形成する。次に、第１図（ｇ）に示すように、
第３図（ｆ）と同様に、ソース、ドレイン間の抵抗を低
減させるため、エピタキシャル成長によりＮ＋＋エピタ
キシャル層９を形成する。
散層８を形成する。次に、第１図（ｇ）に示すように、
第３図（ｆ）と同様に、ソース、ドレイン間の抵抗を低
減させるため、エピタキシャル成長によりＮ＋＋エピタ
キシャル層９を形成する。
次に、第１図（ｈ）に示すように、シリコン酸化膜７ｂ
、５及びタングステン・シリサイド膜６を除去すること
により、半導体装置を形成する。
、５及びタングステン・シリサイド膜６を除去すること
により、半導体装置を形成する。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チ・ノブの断面図である
。第２図（ａ）に示すように゛、第１の実施例の第１図
（ｅ）までと同様な工程により、基板全面にシリコン酸
化膜７ａを０．２．＋１ｍ堆積し、次に、ドライエツチ
ングにより側壁部７ｂを形成する。次に、第２図（ｂ）
に示すように、ソース、ドレイン間の抵抗を低減させる
ため、側壁部をマスクとして、シリコンを加速エネルギ
ー１２０ｋｅＶ、 ドーズ量６×１０１３Ｃｆｆｌ−２
でイオン注入することにより、Ｎ＋型型数散層１０形成
する。次に、第２図（ｃ）に示すように、シリコン酸化
膜７ｂ、５及びタングステン・シリサイド膜６を除去す
ることにより、半導体装置を形成する。第２の実施例で
は、第１の実施例でのＮ＋＋エピタキシャル層９を形成
しないで、シリコンのイオン注入濃度を高くして、Ｎ＋
型型数散層１０形成しているが、本実施例による効果は
、第１の実施例と同様である。
るための工程順に示した半導体チ・ノブの断面図である
。第２図（ａ）に示すように゛、第１の実施例の第１図
（ｅ）までと同様な工程により、基板全面にシリコン酸
化膜７ａを０．２．＋１ｍ堆積し、次に、ドライエツチ
ングにより側壁部７ｂを形成する。次に、第２図（ｂ）
に示すように、ソース、ドレイン間の抵抗を低減させる
ため、側壁部をマスクとして、シリコンを加速エネルギ
ー１２０ｋｅＶ、 ドーズ量６×１０１３Ｃｆｆｌ−２
でイオン注入することにより、Ｎ＋型型数散層１０形成
する。次に、第２図（ｃ）に示すように、シリコン酸化
膜７ｂ、５及びタングステン・シリサイド膜６を除去す
ることにより、半導体装置を形成する。第２の実施例で
は、第１の実施例でのＮ＋＋エピタキシャル層９を形成
しないで、シリコンのイオン注入濃度を高くして、Ｎ＋
型型数散層１０形成しているが、本実施例による効果は
、第１の実施例と同様である。
上述した２つの実施例では、ゲート用金属及びそのシリ
サイドにタングステンを用いたが、例えば、Ｔｉ、Ｐｔ
、Ｎｂ、Ｔａ、Ｍｏ等の金属及びそのシリサイドであれ
ば同様な効果が得られる。
サイドにタングステンを用いたが、例えば、Ｔｉ、Ｐｔ
、Ｎｂ、Ｔａ、Ｍｏ等の金属及びそのシリサイドであれ
ば同様な効果が得られる。
更に、本実施例では、金属膜上に形成する物質をシリコ
ン酸化膜としたが、他の実施例として、シリコン窒化物
で実施して半導体装置を形成しても、同様な効果が得ら
れる。
ン酸化膜としたが、他の実施例として、シリコン窒化物
で実施して半導体装置を形成しても、同様な効果が得ら
れる。
以上説明したように本発明は、５ゲート用金属とそのシ
リサイドから成る多層のゲート電極の上層に、更にシリ
コン酸化膜又はシリコン窒化膜と、シリサイド膜を形成
することにより、イオン注入時にマスクとして用いる電
極の側壁部のシリコン酸化膜の厚さを薄く形成しなくて
７もよいため、イオン注入時にイオンがスルー注入され
るのを防止できる効果があると共に、イオン注入後、ゲ
ート電極の上層にあるシリコン酸化膜又はシリコン窒（
ヒ膜と、シリサイド膜を除去し、ター１〜電極を薄くす
ることができる為、多層配線のための下層の平坦化を容
易にし、しかもゲート電極は金属とシリサイドの多層ゲ
ートであるので、ゲートの薄層化によるゲート抵抗の増
大を防止することができる効果がある。
リサイドから成る多層のゲート電極の上層に、更にシリ
コン酸化膜又はシリコン窒化膜と、シリサイド膜を形成
することにより、イオン注入時にマスクとして用いる電
極の側壁部のシリコン酸化膜の厚さを薄く形成しなくて
７もよいため、イオン注入時にイオンがスルー注入され
るのを防止できる効果があると共に、イオン注入後、ゲ
ート電極の上層にあるシリコン酸化膜又はシリコン窒（
ヒ膜と、シリサイド膜を除去し、ター１〜電極を薄くす
ることができる為、多層配線のための下層の平坦化を容
易にし、しかもゲート電極は金属とシリサイドの多層ゲ
ートであるので、ゲートの薄層化によるゲート抵抗の増
大を防止することができる効果がある。
第１図（ａ）〜（ｈ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（ｇ）は従来の半導体装置の製造方法の一例を説明す
るための工程順に示した半導体チップの断面図である。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・Ｎ型埋
込層、３・・・ゲート用タングステン・シリサイド膜、
４・・・ゲート用タングステン膜、５・・・シリコン酸
化膜、６・・・タングステン・シリサイド、７ａ、７ｂ
・・・シリコン酸化膜、８・・・Ｎ型拡散層、９・・・
Ｎ＋＋エピタキシャル層、１０・・・Ｎ＋型型数散層２
３・・・ゲート用タングステン・シリサイド層。
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（ｇ）は従来の半導体装置の製造方法の一例を説明す
るための工程順に示した半導体チップの断面図である。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・Ｎ型埋
込層、３・・・ゲート用タングステン・シリサイド膜、
４・・・ゲート用タングステン膜、５・・・シリコン酸
化膜、６・・・タングステン・シリサイド、７ａ、７ｂ
・・・シリコン酸化膜、８・・・Ｎ型拡散層、９・・・
Ｎ＋＋エピタキシャル層、１０・・・Ｎ＋型型数散層２
３・・・ゲート用タングステン・シリサイド層。
Claims (2)
- （１）半導体基板の一主面に選択的に一導電型埋込層を
形成する工程と、前記半導体基板及び前記一導電型埋込
層上に第１のケイ化物膜を形成する工程と、前記第１の
ケイ化物膜上に金属膜を形成する工程と、前記金属膜上
に第１のシリコン酸化膜を形成する工程と、前記第１の
シリコン酸化膜上に第２のケイ化物膜を形成する工程と
、ゲート電極を形成する領域以外の前記半導体基板及び
前記一導電型埋込層上の部分を選択的に除去する工程と
、基板全面に第２のシリコン酸化膜を形成する工程と、
エッチングによりゲート電極となる部分の側壁部以外の
前記第２のシリコン酸化膜を選択的に除去する工程と、
前記ゲート部分と第２のシリコン酸化膜をマスクとして
一導電型不純物をイオン注入して一導電型層を形成する
工程と、前記第１のシリコン酸化膜、前記第２のケイ化
物膜及び第２のシリコン酸化膜を除去する工程とを含む
ことを特徴とする半導体装置の製造方法。 - （２）半導体基板の一主面に選択的に一導電型埋込層を
形成する工程と、前記半導体基板及び前記一導電型埋込
層上に第１のケイ化物膜を形成する工程と、前記第１の
ケイ化物膜上に金属膜を形成する工程と、前記金属膜上
にシリコン窒化膜を形成する工程と、前記シリコン窒化
膜上に第２のケイ化物膜を形成する工程と、ゲート電極
を形成する領域以外の前記半導体基板及び前記一導電型
埋込層上の部分を選択的に除去する工程と、基板全面に
シリコン酸化膜を形成する工程と、エッチングによりゲ
ート電極となる部分の側壁部以外の前記シリコン酸化膜
を選択的に除去する工程と、前記ゲート部分とシリコン
酸化膜をマスクとして一導電型不純物をイオン注入して
一導電型層を形成する工程と、前記シリコン窒化膜、前
記第２のケイ化物膜及びシリコン酸化膜を除去する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7712488A JPH01248567A (ja) | 1988-03-29 | 1988-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7712488A JPH01248567A (ja) | 1988-03-29 | 1988-03-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248567A true JPH01248567A (ja) | 1989-10-04 |
Family
ID=13625047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7712488A Pending JPH01248567A (ja) | 1988-03-29 | 1988-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01248567A (ja) |
-
1988
- 1988-03-29 JP JP7712488A patent/JPH01248567A/ja active Pending
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