JPH0125249B2 - - Google Patents
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- JPH0125249B2 JPH0125249B2 JP51093419A JP9341976A JPH0125249B2 JP H0125249 B2 JPH0125249 B2 JP H0125249B2 JP 51093419 A JP51093419 A JP 51093419A JP 9341976 A JP9341976 A JP 9341976A JP H0125249 B2 JPH0125249 B2 JP H0125249B2
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- JP
- Japan
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- transistor
- voltage
- current
- capacitor
- conversion circuit
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- 239000003990 capacitor Substances 0.000 claims description 29
- 238000006243 chemical reaction Methods 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
この発明は半導体インダクタンス素子に関する
ものである。
ものである。
近年、電気回路の集積回路化に伴い、コイルに
代わるものとして半導体インダクタンス素子が開
発されてきている。かかる半導体インダクタンス
素子を得る方法として、 半導体中の小数キヤリア走行時間を利用した
もの トランジタのα位相回転を利用したもの RCによる位相回転を利用したもの ジヤイレータ（Gyrator）を利用したもの 負性インピーダンス変換器を利用したもの などがあるが、これまでは広い周波数範囲で高
Ｑ、高安定なインダクタンスを実現することが困
難であつた。その原因は広帯域にわたつて正確な
位相回転を維持することができなかつたことにあ
る。また、正確な位相回転を得るために回路を複
雑にすると、トランジスタ個数が多くなりコレク
タ容量の影響が大きくなつて所期の目的が達成さ
れなくなるという問題もあつた。
代わるものとして半導体インダクタンス素子が開
発されてきている。かかる半導体インダクタンス
素子を得る方法として、 半導体中の小数キヤリア走行時間を利用した
もの トランジタのα位相回転を利用したもの RCによる位相回転を利用したもの ジヤイレータ（Gyrator）を利用したもの 負性インピーダンス変換器を利用したもの などがあるが、これまでは広い周波数範囲で高
Ｑ、高安定なインダクタンスを実現することが困
難であつた。その原因は広帯域にわたつて正確な
位相回転を維持することができなかつたことにあ
る。また、正確な位相回転を得るために回路を複
雑にすると、トランジスタ個数が多くなりコレク
タ容量の影響が大きくなつて所期の目的が達成さ
れなくなるという問題もあつた。
本発明は上記の点に鑑みなされたもので簡単に
して、かつコレクタ容量の影響しない回路構成の
高Ｑ、高安定なジヤイレータ形半導体インダクタ
ンス素子を提供するものである。
して、かつコレクタ容量の影響しない回路構成の
高Ｑ、高安定なジヤイレータ形半導体インダクタ
ンス素子を提供するものである。
この発明の半導体インダクタンス素子は、入力
信号源に第１の電圧−電流変換回路を接続してそ
の入力電圧に比例した電流を出力させ、該出力電
流を前記第１の電圧−電流変換回路と並列に接続
したコンデンサを通した後、該コンデンサ出力電
圧を第２の電圧−電流変換回路に印加して電流に
変換し、該変換出力電流を前記入力信号源に帰還
することにより、該信号源から見た入力インピー
ダンスが実質的にインダクタンスを呈するように
した半導体インダクタンス素子において、前記第
１の電圧−電流変換回路が、入力信号源に接続さ
れてかつエミツタホロアを形成する第１のトラン
ジスタと、前記コンデンサに接続されるベース接
地型の第２のトランジスタと、前記第１のトラン
ジスタのエミツタと第２のトランジスタのエミツ
タとの間に接続された抵抗で構成され、前記第２
の電圧−電流変換回路が、第３のトランジスタで
構成され、該第３のトランジスタのエミツタと接
地との間に抵抗と該第３のトランジスタのコレク
タベース間容量にほぼ等しい値を有するコンデン
サの並列回路を接続したことを特徴とするもので
ある。
信号源に第１の電圧−電流変換回路を接続してそ
の入力電圧に比例した電流を出力させ、該出力電
流を前記第１の電圧−電流変換回路と並列に接続
したコンデンサを通した後、該コンデンサ出力電
圧を第２の電圧−電流変換回路に印加して電流に
変換し、該変換出力電流を前記入力信号源に帰還
することにより、該信号源から見た入力インピー
ダンスが実質的にインダクタンスを呈するように
した半導体インダクタンス素子において、前記第
１の電圧−電流変換回路が、入力信号源に接続さ
れてかつエミツタホロアを形成する第１のトラン
ジスタと、前記コンデンサに接続されるベース接
地型の第２のトランジスタと、前記第１のトラン
ジスタのエミツタと第２のトランジスタのエミツ
タとの間に接続された抵抗で構成され、前記第２
の電圧−電流変換回路が、第３のトランジスタで
構成され、該第３のトランジスタのエミツタと接
地との間に抵抗と該第３のトランジスタのコレク
タベース間容量にほぼ等しい値を有するコンデン
サの並列回路を接続したことを特徴とするもので
ある。
以下、この発明の好ましい実施例を図面を参照
して詳細に説明する。
して詳細に説明する。
第１図はこの発明に係るジヤイレータ型半導体
インダクタンス素子の原理を説明するためのブロ
ツク図であつて、入力端子１，２間に供給される
入力信号電圧は第１の電圧−電流変換回路３で電
圧に比例する電流に変換され、さらにコンデンサ
４により積分され、入力電圧に対しπ／２位相の
遅れた電圧として取出される。該コンデンサ出力
電圧は第２の電圧−電流変換回路５により電流に
変換されるとともに、位相を反転されて前記入力
端子１に帰還される。このブロツク図において、
ジヤイレータはコンデンサ４を削除し、第１の電
圧−電流変換回路３の出力と第２の電圧−電流変
換回路５の入力に共通な端子（参照番号を６とす
る）を設けたものに他ならない。即ち、端子１に
入力される信号は第１の電圧−電流変換回路３を
介して端子６から出力され、また端子６から入力
される信号は第２の電圧−電流変換回路５を介し
て端子１から出力される。ここで、第１、第２の
電圧−電流変換回路３，５の変換係数を夫々G3，
G5、端子１に流れる電流及びその電圧を夫々I1，
V1、そして端子６に流れる電流、及びその電圧
を夫々I6，V6とすると、 I6＝−G3V1 I1＝G5V6 が成立し、これを基本行列Ｆで表すと、 Ｆ＝０ １／G3 G5 ０ となる。これはジヤイレータの基本行列Ｆに他な
らない。ジヤイレータ型インダクタンス素子とは
ジヤイレータを応用して端子６を削除し、コンデ
ンサ４を追加したものである。
インダクタンス素子の原理を説明するためのブロ
ツク図であつて、入力端子１，２間に供給される
入力信号電圧は第１の電圧−電流変換回路３で電
圧に比例する電流に変換され、さらにコンデンサ
４により積分され、入力電圧に対しπ／２位相の
遅れた電圧として取出される。該コンデンサ出力
電圧は第２の電圧−電流変換回路５により電流に
変換されるとともに、位相を反転されて前記入力
端子１に帰還される。このブロツク図において、
ジヤイレータはコンデンサ４を削除し、第１の電
圧−電流変換回路３の出力と第２の電圧−電流変
換回路５の入力に共通な端子（参照番号を６とす
る）を設けたものに他ならない。即ち、端子１に
入力される信号は第１の電圧−電流変換回路３を
介して端子６から出力され、また端子６から入力
される信号は第２の電圧−電流変換回路５を介し
て端子１から出力される。ここで、第１、第２の
電圧−電流変換回路３，５の変換係数を夫々G3，
G5、端子１に流れる電流及びその電圧を夫々I1，
V1、そして端子６に流れる電流、及びその電圧
を夫々I6，V6とすると、 I6＝−G3V1 I1＝G5V6 が成立し、これを基本行列Ｆで表すと、 Ｆ＝０ １／G3 G5 ０ となる。これはジヤイレータの基本行列Ｆに他な
らない。ジヤイレータ型インダクタンス素子とは
ジヤイレータを応用して端子６を削除し、コンデ
ンサ４を追加したものである。
この結果、入力端子１，２間の電圧−電流の位
相関係は、流入電流が印加電圧に比べてπ／２位
相遅れとなり、従つて入力端子１，２間は等価イ
ンダクタンスを呈することになるわけである。こ
の半導体インダクタンスの原理を具体化した例に
ついて、以下第２図を用いて説明する。
相関係は、流入電流が印加電圧に比べてπ／２位
相遅れとなり、従つて入力端子１，２間は等価イ
ンダクタンスを呈することになるわけである。こ
の半導体インダクタンスの原理を具体化した例に
ついて、以下第２図を用いて説明する。
第２図は、この発明に係るインダクタンス素子
の基本的実施例を示す交流等価回路であり、図に
おいて、第１のトランジスタ１１のベースを入力
端子１２に、コレクタをアース端に、エミツタを
第１の抵抗１３にそれぞれ接続する。第１の抵抗
１３の他端は第２のトランジスタ１４のエミツタ
に接続され、かつ該第２のトランジスタ１４のベ
ースは接地されている。これらの回路素子は前記
第１の電圧−電流変換回路３を構成し、しかも第
１及び第２のトランジスタが共に理想電圧−電流
変換器を構成するために、第２のトランジスタ１
４の出力電流には位相遅れがほとんど生ぜず、か
つその値は入力電流に等しい。
の基本的実施例を示す交流等価回路であり、図に
おいて、第１のトランジスタ１１のベースを入力
端子１２に、コレクタをアース端に、エミツタを
第１の抵抗１３にそれぞれ接続する。第１の抵抗
１３の他端は第２のトランジスタ１４のエミツタ
に接続され、かつ該第２のトランジスタ１４のベ
ースは接地されている。これらの回路素子は前記
第１の電圧−電流変換回路３を構成し、しかも第
１及び第２のトランジスタが共に理想電圧−電流
変換器を構成するために、第２のトランジスタ１
４の出力電流には位相遅れがほとんど生ぜず、か
つその値は入力電流に等しい。
しかして、前記第２のトランジスタ１４のコレ
クタは積分機能として働く第１のコンデンサ１５
に接続され、かつコンデンサ１５の他端は接地さ
れている。該コンデンサ１５によつて第２のトラ
ンジスタ１４の出力電流は、π／２位相の遅れた
電圧に変換される。また、該コンデンサ１５と第
２のトランジスタ１４のコレクタとの接続点には
第３のトランジスタ１６のベースが接続されてお
り、かつ該第３のトランジスタ１６のエミツタは
第２の抵抗１７と第２のコンデンサ１８の並列回
路を介して接地されている。該第３のトランジス
タ１６は第２の電圧−電流変換回路５を構成し、
前記第１のコンデンサ１５から出力される電圧を
電流に変換するが、また同時に位相反転機能も兼
ね備えるためにその出力電流は位相反転され、結
局第３のトランジスタ１６の出力電流は第２のト
ランジスタ１４の出力電流に比しπ／２位相が進
んだものとなる。ここで、前記第２のコンデンサ
１８は第３のトランジスタ１６のコレクタベース
間容量によつて生ずる位相遅れの影響を補償する
ために設けられたものであつて、前記コレクタベ
ース間容量と同程度の値のものを用いるのが好ま
しい。
クタは積分機能として働く第１のコンデンサ１５
に接続され、かつコンデンサ１５の他端は接地さ
れている。該コンデンサ１５によつて第２のトラ
ンジスタ１４の出力電流は、π／２位相の遅れた
電圧に変換される。また、該コンデンサ１５と第
２のトランジスタ１４のコレクタとの接続点には
第３のトランジスタ１６のベースが接続されてお
り、かつ該第３のトランジスタ１６のエミツタは
第２の抵抗１７と第２のコンデンサ１８の並列回
路を介して接地されている。該第３のトランジス
タ１６は第２の電圧−電流変換回路５を構成し、
前記第１のコンデンサ１５から出力される電圧を
電流に変換するが、また同時に位相反転機能も兼
ね備えるためにその出力電流は位相反転され、結
局第３のトランジスタ１６の出力電流は第２のト
ランジスタ１４の出力電流に比しπ／２位相が進
んだものとなる。ここで、前記第２のコンデンサ
１８は第３のトランジスタ１６のコレクタベース
間容量によつて生ずる位相遅れの影響を補償する
ために設けられたものであつて、前記コレクタベ
ース間容量と同程度の値のものを用いるのが好ま
しい。
前記第３のトランジスタ１６の出力電流は、定
電流回路を介して上記入力端子１２に帰還され
る。該定電流回路はベース接地型の第４のトラン
ジスタ１９からなり、かつそのエミツタが前記第
３のトランジスタ１６のコレクタに、コレクタが
前記入力端子１２にそれぞれ接続されている。こ
の第２図においてジヤイレータはコンデンサ１
５，１８を削除し、トランジスタ１４のコレクタ
及びトランジスタ１６のベースに共通な入出力端
子（参照番号を20とする）を設けることにより構
成される。この構成は第１図におけるジヤイレー
タと同様であり、端子１２に流れる電流及びその
電圧を夫々I12，V12、端子２０に流れる電流及び
その電圧を夫々I20，V20、そして抵抗１３，１７
の抵抗値を夫々、R1，Rsとすると I20＝−１／R1・V12 I12＝１／Rs・V2。
電流回路を介して上記入力端子１２に帰還され
る。該定電流回路はベース接地型の第４のトラン
ジスタ１９からなり、かつそのエミツタが前記第
３のトランジスタ１６のコレクタに、コレクタが
前記入力端子１２にそれぞれ接続されている。こ
の第２図においてジヤイレータはコンデンサ１
５，１８を削除し、トランジスタ１４のコレクタ
及びトランジスタ１６のベースに共通な入出力端
子（参照番号を20とする）を設けることにより構
成される。この構成は第１図におけるジヤイレー
タと同様であり、端子１２に流れる電流及びその
電圧を夫々I12，V12、端子２０に流れる電流及び
その電圧を夫々I20，V20、そして抵抗１３，１７
の抵抗値を夫々、R1，Rsとすると I20＝−１／R1・V12 I12＝１／Rs・V2。
となり、これを基本行列Ｆで表すと、
Ｆ＝０ R1
１／Rs ０
となる。これは、ジヤイレータの基本行列Ｆに他
ならない。本発明は、このジヤイレータを応用し
たものであり、コンデンサ１５，１８を設け、コ
ンデンサ１８によりトランジスタ１６のコレクタ
ベース間容量による影響を補償している。
ならない。本発明は、このジヤイレータを応用し
たものであり、コンデンサ１５，１８を設け、コ
ンデンサ１８によりトランジスタ１６のコレクタ
ベース間容量による影響を補償している。
かくして、入力端子１２には入力電圧の位相よ
りπ／２遅れた電流が流入することになり、従つ
て入力端子１２から見た入力インピーダンスは誘
導性インピーダンス、すなわち等価インダクタン
スを呈することが明らかであろう。該入力インピ
ーダンスを、第３図の等価回路によつて以下のと
おり算出する。
りπ／２遅れた電流が流入することになり、従つ
て入力端子１２から見た入力インピーダンスは誘
導性インピーダンス、すなわち等価インダクタン
スを呈することが明らかであろう。該入力インピ
ーダンスを、第３図の等価回路によつて以下のと
おり算出する。
第３図において、第１および第２の抵抗１３お
よび１７の抵抗値をR1およびRs、第１および第
２のコンデンサ１５および１８の容量値をＣおよ
びCs、第３のトランジスタ１６のコレクタベー
ス間容量をCcとし、また入力端子−間の電
圧をV1、入力端子に流れる電流をI1、第１の抵
抗１３を流れる電流をI2、第３のトランジスタ１
６のエミツタ電流をI3、ならびに前記コレクタベ
ース間容量に流れる電流をI4とすれば、各閉路
○イ，○ロおよび○ハにおける電圧平衡式は次のように
なる。
よび１７の抵抗値をR1およびRs、第１および第
２のコンデンサ１５および１８の容量値をＣおよ
びCs、第３のトランジスタ１６のコレクタベー
ス間容量をCcとし、また入力端子−間の電
圧をV1、入力端子に流れる電流をI1、第１の抵
抗１３を流れる電流をI2、第３のトランジスタ１
６のエミツタ電流をI3、ならびに前記コレクタベ
ース間容量に流れる電流をI4とすれば、各閉路
○イ，○ロおよび○ハにおける電圧平衡式は次のように
なる。
閉路○イに関し、
V1＝R1I2 …(1)
閉路に○ロに関し、
１／jωC（I2＋I4）＝〔Rs／１＋jωCsRs〕I3 …(2)
接点に関し、
I1＝I3＋I4 …(3)
閉路に○ハに関し、
１／jωCc・I4＋１／jωC（I2＋I4）＝０ …(4)
上の(1)〜(4)式を整理し、マトリツクスを用いて
置換えると次のように書ける。
置換えると次のように書ける。
(5)式よりI1を求めると、
I1＝−V1／△・Ｃ｛１＋jω（Cs−Cc）Rs｝…(6)
ここで△は、
△＝−jωC（Ｃ＋Cc）RsR1 …(7)
上の(6)および(7)式から入力端子−間の入力
アドミタンスYinは、 Yin＝I1／V1＝Ｃ｛１＋jω（Cs−Cc）Rs｝／jωC（Ｃ
＋Cc）RsR1＝Cs−Cc／（Ｃ＋Cc）R1＋１／jω（Ｃ＋Cc
）RsR1＝Ge＋１／jωLe…(8) 但し、 Ge＝｛（Ｃ＋Cc）R1／Cs−Cc｝-1， Le＝（Ｃ＋Cc）RsR1 この(8)式から明らかなように、入力アドミタン
スYinは、（Ｃ＋Cc）R1／Cs−Ccの等価抵抗と（Ｃ＋Cc
） RsR1の等価インダクタンスを含み、第４図の近
似等価回路のように表せる。なお、上の(8)式にお
いて、CsとCcとの関係は前述したように、Cs≒
Ccに設定したことから等価抵抗１／Geはほぼ無
限大に等しく、従つて入力アドミタンスYinは、 Yin＝１／jωLe とすることができる。ゆえに、入力インピーダン
スZinは、 Zin＝jωLe＝jω（Ｃ＋Cc）RsR1 となり、純粋の等価インダクタンスを呈すること
になる。
アドミタンスYinは、 Yin＝I1／V1＝Ｃ｛１＋jω（Cs−Cc）Rs｝／jωC（Ｃ
＋Cc）RsR1＝Cs−Cc／（Ｃ＋Cc）R1＋１／jω（Ｃ＋Cc
）RsR1＝Ge＋１／jωLe…(8) 但し、 Ge＝｛（Ｃ＋Cc）R1／Cs−Cc｝-1， Le＝（Ｃ＋Cc）RsR1 この(8)式から明らかなように、入力アドミタン
スYinは、（Ｃ＋Cc）R1／Cs−Ccの等価抵抗と（Ｃ＋Cc
） RsR1の等価インダクタンスを含み、第４図の近
似等価回路のように表せる。なお、上の(8)式にお
いて、CsとCcとの関係は前述したように、Cs≒
Ccに設定したことから等価抵抗１／Geはほぼ無
限大に等しく、従つて入力アドミタンスYinは、 Yin＝１／jωLe とすることができる。ゆえに、入力インピーダン
スZinは、 Zin＝jωLe＝jω（Ｃ＋Cc）RsR1 となり、純粋の等価インダクタンスを呈すること
になる。
これで、この発明に係る能動回路からインダク
タンス素子が得られることが明らかにされた。な
お、この場合の等価インダクタンスの性能指数Ｑ
は(9)式で表される。
タンス素子が得られることが明らかにされた。な
お、この場合の等価インダクタンスの性能指数Ｑ
は(9)式で表される。
Ｑ＝１／ω（Cs−Cc）Rs …(9)
ここで、この発明によれば、CsとしてPN接合
の容量を利用することによつて、温度変化による
Ccの変化にCsを追随させうる、換言すれば使用
トランジスタの寄生素子による位相回転をほぼ完
全に補償することが可能であり、安定した高いＱ
を得ることができる。因みに、従来の半導体イン
ダクタンス素子では、正抵抗回路を付加すること
によつて、使用トランジスタに生ずる負性抵抗を
打消すよう構成しているが、この発明によれば上
記で明らかにしたように、前記負性抵抗回路を全
く必要としない。
の容量を利用することによつて、温度変化による
Ccの変化にCsを追随させうる、換言すれば使用
トランジスタの寄生素子による位相回転をほぼ完
全に補償することが可能であり、安定した高いＱ
を得ることができる。因みに、従来の半導体イン
ダクタンス素子では、正抵抗回路を付加すること
によつて、使用トランジスタに生ずる負性抵抗を
打消すよう構成しているが、この発明によれば上
記で明らかにしたように、前記負性抵抗回路を全
く必要としない。
本発明者らは第５図の回路を用いて、この発明
に係る半導体インダクタンス素子の、信号周波数
に対するＱの変化の基礎実験を行つた。その結
果、200〔μH〕の等価インダクタンスを得るとと
もに、154〔PF〕の同調容量（図示せず）を外付
けした回路構成において、中波帯域の周波数に対
し110〜150の高いＱが安定して得られることが認
められた。第５図の実験回路は、集積回路化を考
慮して必要以上のコンデンサ使用をなくし、また
回路をより安定化するためにダーリントン接続回
路、定電圧および定電流化された直流バイアス源
を採用して構成されている。第５図において、第
１および第３のトランジスタ１１，１６がダーリ
ントン接続回路で構成され、第５および第６のト
ランジスタ２１，２２を含む周辺回路が定電圧化
直流バイアス供給回路を、第７および第８のトラ
ンジスタ２３，２４を含む周辺回路が定電流化直
流バイアス供給回路をそれぞれ構成する。
に係る半導体インダクタンス素子の、信号周波数
に対するＱの変化の基礎実験を行つた。その結
果、200〔μH〕の等価インダクタンスを得るとと
もに、154〔PF〕の同調容量（図示せず）を外付
けした回路構成において、中波帯域の周波数に対
し110〜150の高いＱが安定して得られることが認
められた。第５図の実験回路は、集積回路化を考
慮して必要以上のコンデンサ使用をなくし、また
回路をより安定化するためにダーリントン接続回
路、定電圧および定電流化された直流バイアス源
を採用して構成されている。第５図において、第
１および第３のトランジスタ１１，１６がダーリ
ントン接続回路で構成され、第５および第６のト
ランジスタ２１，２２を含む周辺回路が定電圧化
直流バイアス供給回路を、第７および第８のトラ
ンジスタ２３，２４を含む周辺回路が定電流化直
流バイアス供給回路をそれぞれ構成する。
以上の説明から明らかなように、この発明によ
れば、コンデンサによる位相遷移を利用するとと
もに、使用トランジスタの定数に影響されない回
路構成とすることにより、負性抵抗回路なしで高
いＱの等価インダクタンスを得ることができ、し
かも該負性抵抗回路がないことからバイアスに対
する安定度が高く、また回路を極めて簡単化する
ことができる。さらに、集積回路化が容易である
等優れた実用的効果を奏する。
れば、コンデンサによる位相遷移を利用するとと
もに、使用トランジスタの定数に影響されない回
路構成とすることにより、負性抵抗回路なしで高
いＱの等価インダクタンスを得ることができ、し
かも該負性抵抗回路がないことからバイアスに対
する安定度が高く、また回路を極めて簡単化する
ことができる。さらに、集積回路化が容易である
等優れた実用的効果を奏する。
よつて、この発明の半導体インダクタンス素子
をラジオ受信機の同調回路や発振器に応用すれば
装置を小型化する上に極めて有利である。
をラジオ受信機の同調回路や発振器に応用すれば
装置を小型化する上に極めて有利である。
なお、この発明における第２の電圧−電流変換
回路としては、上述の実施例のようなバイポーラ
型トランジスタに限らず、電界効果型トランジス
タの使用も可能である。
回路としては、上述の実施例のようなバイポーラ
型トランジスタに限らず、電界効果型トランジス
タの使用も可能である。
また、第２図に示す回路を、第６図に示すよう
にコンデンサ１５（第２図）を取り去り、第２お
よび第３のトランジスタ１４，１６のコレクタと
ベース接続点に第２の端子２０を付加した回路構
成に変形すればジヤイレータとして用いることが
できる。従つてこの図において、第２の端子２０
にこれと接地との間でコンデンサを接続してやれ
ば第１の端子１２から見て等価インダクタンスが
得られるのは当然であるが、さらに第１の端子に
これと接地との間でコンデンサを接続すれば、こ
の端子を入力端、第２の端子２０を出力端とした
周波数選択増幅器を構成することができる。
にコンデンサ１５（第２図）を取り去り、第２お
よび第３のトランジスタ１４，１６のコレクタと
ベース接続点に第２の端子２０を付加した回路構
成に変形すればジヤイレータとして用いることが
できる。従つてこの図において、第２の端子２０
にこれと接地との間でコンデンサを接続してやれ
ば第１の端子１２から見て等価インダクタンスが
得られるのは当然であるが、さらに第１の端子に
これと接地との間でコンデンサを接続すれば、こ
の端子を入力端、第２の端子２０を出力端とした
周波数選択増幅器を構成することができる。
図面はこの発明に係る半導体インダクタンス素
子を示すものであつて、第１図はその原理図、第
２図はその基本実施例を示す回路図、第３図は第
２図の交流等価回路図、第４図は第２図の等価回
路を示す図、第５図はその実験回路を示す図、第
６図はその応用実施例を示す回路図である。 図中、１および２は入力端子、３は第１の電圧
−電流変換回路、４は積分回路、５は第２の電圧
−電流変換回路、１１，１４，１６，１９，２
１，２２，２３および２４は第１〜第８のトラン
ジスタ、１３および１７は抵抗、１５および１８
はコンデンサ、Leは等価インダクタンスをそれ
ぞれ示す。
子を示すものであつて、第１図はその原理図、第
２図はその基本実施例を示す回路図、第３図は第
２図の交流等価回路図、第４図は第２図の等価回
路を示す図、第５図はその実験回路を示す図、第
６図はその応用実施例を示す回路図である。 図中、１および２は入力端子、３は第１の電圧
−電流変換回路、４は積分回路、５は第２の電圧
−電流変換回路、１１，１４，１６，１９，２
１，２２，２３および２４は第１〜第８のトラン
ジスタ、１３および１７は抵抗、１５および１８
はコンデンサ、Leは等価インダクタンスをそれ
ぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 入力信号源に第１の電圧−電流変換回路を接
続してその入力電圧に比例した電流を出力させ、
該出力電流を前記第１の電圧−電流変換回路と並
列に接続したコンデンサを通した後、該コンデン
サ出力を第２の電圧−電流変換回路に印加して電
流に変換し、該変換出力を前記入力信号源に帰還
することにより、該信号源から見た入力インピー
ダンスが実質的にインダクタンスを呈するように
した半導体インダクタンス素子において、前記第
１の電圧−電流変換回路が、入力信号源に接続さ
れてかつエミツタホロアを形成する第１のトラン
ジスタと、前記コンデンサに接続されるベース接
地型の第２のトランジスタと、前記第１のトラン
ジスタのエミツタと第２のトランジスタのエミツ
タとの間に接続された抵抗で構成され、前記第２
の電圧−電流変換回路が、第３のトランジスタで
構成され、該第３のトランジスタのエミツタと接
地との間に抵抗と該第３のトランジスタのコレク
タベース間容量にほぼ等しい値を有するコンデン
サの並列回路を接続したことを特徴とする半導体
インダクタンス素子。 ２ 第２の電圧−電流変換回路が電界効果型トラ
ンジスタからなることを特徴とする特許請求の範
囲第１項記載の半導体インダクタンス素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9341976A JPS5318362A (en) | 1976-08-04 | 1976-08-04 | Semiconductor inductance element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9341976A JPS5318362A (en) | 1976-08-04 | 1976-08-04 | Semiconductor inductance element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5318362A JPS5318362A (en) | 1978-02-20 |
| JPH0125249B2 true JPH0125249B2 (ja) | 1989-05-17 |
Family
ID=14081770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9341976A Granted JPS5318362A (en) | 1976-08-04 | 1976-08-04 | Semiconductor inductance element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5318362A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2714269B2 (ja) * | 1991-04-30 | 1998-02-16 | 三洋電機株式会社 | 等価インダクタンス回路 |
| JP2991284B2 (ja) * | 1996-06-17 | 1999-12-20 | 日本電気株式会社 | 等価インダクタンス回路 |
-
1976
- 1976-08-04 JP JP9341976A patent/JPS5318362A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IEEE TRANSACTION ON CIRCUIT TKEORY=1968 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5318362A (en) | 1978-02-20 |
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