JPH01258476A - 高耐圧半導体装置の製造方法 - Google Patents
高耐圧半導体装置の製造方法Info
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- JPH01258476A JPH01258476A JP63086607A JP8660788A JPH01258476A JP H01258476 A JPH01258476 A JP H01258476A JP 63086607 A JP63086607 A JP 63086607A JP 8660788 A JP8660788 A JP 8660788A JP H01258476 A JPH01258476 A JP H01258476A
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- H10W76/138—Containers comprising a conductive base serving as an interconnection having another interconnection being formed by a cover plate parallel to the conductive base, e.g. sandwich type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はＰＩＮ構造を有する高耐圧半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
（従来の技術）
一般に、高耐圧、大面積の電力用半導体装置では、高比
抵抗のｎ型半導体ウェハにｐ中ベースを深く拡散させる
必要がある。例えばこのｐ型ベースの深さは６０〜１２
０（μｍ）程度である。このような深い拡散を行なう必
要があるため、拡散時間や面内の均−性等を考慮し、電
力用半導体装置のｐ型ベースは不純物としてＡノやＧａ
の拡散で形成することが一般的である。しかし、ｌｊ？
やＧａは酸化膜を用いた選択拡散が行なえないために、
ある種の電力用半導体装置、例えば低抵抗のｎバッファ
層を持つＰＩＮダイオードやサイリスク、ＧＴＯ（ゲー
トターンオフサイリスタ）等を製造する上では不都合で
ある。
抵抗のｎ型半導体ウェハにｐ中ベースを深く拡散させる
必要がある。例えばこのｐ型ベースの深さは６０〜１２
０（μｍ）程度である。このような深い拡散を行なう必
要があるため、拡散時間や面内の均−性等を考慮し、電
力用半導体装置のｐ型ベースは不純物としてＡノやＧａ
の拡散で形成することが一般的である。しかし、ｌｊ？
やＧａは酸化膜を用いた選択拡散が行なえないために、
ある種の電力用半導体装置、例えば低抵抗のｎバッファ
層を持つＰＩＮダイオードやサイリスク、ＧＴＯ（ゲー
トターンオフサイリスタ）等を製造する上では不都合で
ある。
第１９図は従来のＰＩＮ構造の電力用ダイオードの断面
図であり、第２０図はその不純物プロファイルを示す図
である。第１９図において、１００はｐ型層、１０１は
ｎ型層、１０２は電界のストッパー層として作用する高
濃度のｎ型層である。なお、上記ｐ型層１００には熱緩
衝板としてのＭｏもしくはＷからなる金属板１０３が接
着されて両者が合金化され、この金属板 ＋０３はＣｕ
からなるボスト１０４と接触するようになっている。他
方、ｎ型層１０２にはＡＩ！からなる金属膜１０５が形
成され、この金属膜１０５は図示しない熱緩衝板を介し
てＣｕからなるポスト １０Ｂと接触するようになって
いる。
図であり、第２０図はその不純物プロファイルを示す図
である。第１９図において、１００はｐ型層、１０１は
ｎ型層、１０２は電界のストッパー層として作用する高
濃度のｎ型層である。なお、上記ｐ型層１００には熱緩
衝板としてのＭｏもしくはＷからなる金属板１０３が接
着されて両者が合金化され、この金属板 ＋０３はＣｕ
からなるボスト１０４と接触するようになっている。他
方、ｎ型層１０２にはＡＩ！からなる金属膜１０５が形
成され、この金属膜１０５は図示しない熱緩衝板を介し
てＣｕからなるポスト １０Ｂと接触するようになって
いる。
第２１図はｎバッファ層が設けられた従来のアノードシ
ョート構造のＧＴＯの断面図であり、第２２図はその不
純物プロファイルを示す図である。
ョート構造のＧＴＯの断面図であり、第２２図はその不
純物プロファイルを示す図である。
第２１図において、１１１はｎベース層、１１２はｐベ
ース層、１１８はｎエミッタ層、１１４はｎバッファ層
、１１５はｐエミッタ層、１１８はカソード、電極、１
１７はアノード電極、１１８はゲート電極である。
ース層、１１８はｎエミッタ層、１１４はｎバッファ層
、１１５はｐエミッタ層、１１８はカソード、電極、１
１７はアノード電極、１１８はゲート電極である。
上記第１９図のようなダイオードにｎバッファ層を設け
たもの、あるいは第２１図に示すようなｎバッファ層１
１４が設けられたＧＴＯは、ｎバッファ層の存在により
ｎベース層の厚さを薄くすることができ、これによりオ
ン電圧とスイッチング特性を向上させることができるこ
とが知られている。しかし、従来ではバックパワー耐量
の著しい低下等の弊害が伴い、現実の使用に耐える高耐
圧の電力用半導体装置を歩留り良く量産することは困難
である。濃度が低く、かつ深いｎバッファ層を形成する
ことで、ある程度、これを改善できるが、従来技術では
製造二［程が非常に長くなってしまい、また、十分な信
頼性を得ることは困難である。以下、この点について説
明する。
たもの、あるいは第２１図に示すようなｎバッファ層１
１４が設けられたＧＴＯは、ｎバッファ層の存在により
ｎベース層の厚さを薄くすることができ、これによりオ
ン電圧とスイッチング特性を向上させることができるこ
とが知られている。しかし、従来ではバックパワー耐量
の著しい低下等の弊害が伴い、現実の使用に耐える高耐
圧の電力用半導体装置を歩留り良く量産することは困難
である。濃度が低く、かつ深いｎバッファ層を形成する
ことで、ある程度、これを改善できるが、従来技術では
製造二［程が非常に長くなってしまい、また、十分な信
頼性を得ることは困難である。以下、この点について説
明する。
通常の高耐圧ＧＴＯのｐベース層はＡ）やＧａ等のよう
に拡散係数が大きな不純物の拡散によって形成されてお
り、第２２図中のｘｊｐｂで示される拡散深さは通常、
６０〜１２０（μｍ）程度である。このため、ｎエミッ
タ層１１３の拡散形成後における層抵抗ρｓｐｂは５０
〜７５（Ω／口）程度になる。このようにｘｊｐｂが深
いためと、例えば７〜８０（ｃｍ２）程度の大面積で例
えば数千Ｖの高耐圧性能を得るために、ｐベース層１１
２の形成には拡散係数が大きく、比較的短時間で拡散が
終了するＡｉ７やＧａ等を使用することが有利である。
に拡散係数が大きな不純物の拡散によって形成されてお
り、第２２図中のｘｊｐｂで示される拡散深さは通常、
６０〜１２０（μｍ）程度である。このため、ｎエミッ
タ層１１３の拡散形成後における層抵抗ρｓｐｂは５０
〜７５（Ω／口）程度になる。このようにｘｊｐｂが深
いためと、例えば７〜８０（ｃｍ２）程度の大面積で例
えば数千Ｖの高耐圧性能を得るために、ｐベース層１１
２の形成には拡散係数が大きく、比較的短時間で拡散が
終了するＡｉ７やＧａ等を使用することが有利である。
しかし、これらＡノやＧａは、全体を酸化膜でマスクし
て外拡散（アウトφデイフュージョン）を防止すること
ができないという欠点も持ち占わせている。従って、従
来ではｐベース層１１２とｐエミッタ層１１５とを同時
に拡散するか、もしくは同時拡散した後にｐエミッタ層
を除去し、ｎバッファ層１１４もしくはアノード側拡散
層を形成した後に薄いｐエミッタ層を形成するという方
法をとるようにしている。
て外拡散（アウトφデイフュージョン）を防止すること
ができないという欠点も持ち占わせている。従って、従
来ではｐベース層１１２とｐエミッタ層１１５とを同時
に拡散するか、もしくは同時拡散した後にｐエミッタ層
を除去し、ｎバッファ層１１４もしくはアノード側拡散
層を形成した後に薄いｐエミッタ層を形成するという方
法をとるようにしている。
後者の場合、アノード側拡散層を形成する際にｐベース
層１１２の表面濃度が低下するのを防止するためにボロ
ンの追加拡散を行ないながら拡散する場合もある。
層１１２の表面濃度が低下するのを防止するためにボロ
ンの追加拡散を行ないながら拡散する場合もある。
また、ｐベース層１１２を形成する際にはパノやＧａの
イオン注入により行なう場合もある。この場合には外拡
散を防止するために酸化膜以外の膜、例えば窒化膜を表
面に形成し、開管拡散によりｐベース層を形成する。
イオン注入により行なう場合もある。この場合には外拡
散を防止するために酸化膜以外の膜、例えば窒化膜を表
面に形成し、開管拡散によりｐベース層を形成する。
ところで、ｎバッファ層を有するアノードショート構造
のＧＴＯの特性を決める重要なファクタは、第２２図中
に示したｐベース層１１２の層抵抗ρｓｐｂとｎバッフ
ァ層 １１４の層抵抗ρｓｎである。
のＧＴＯの特性を決める重要なファクタは、第２２図中
に示したｐベース層１１２の層抵抗ρｓｐｂとｎバッフ
ァ層 １１４の層抵抗ρｓｎである。
ρ’ｓｐｂはｐベース層１１２のプロファイルに対して
ｎエミッタ層 １１３の拡散深さｘｊｎｃをどの程度に
するかによって決まる。この拡散時の精度は±０．５（
μｍ）程度であり、この拡散深さｘｊｎｅは素子の歩留
りを大きく左右する。現在、このｘｊｎｅは、拡散のロ
ット毎にｐベース層１１２のプロファイルを計算機で計
算し、ｘｊｎｅの拡散条件を今までに蓄積されたデータ
を元にして予ｉｌｌ Ｌ、決定している。
ｎエミッタ層 １１３の拡散深さｘｊｎｃをどの程度に
するかによって決まる。この拡散時の精度は±０．５（
μｍ）程度であり、この拡散深さｘｊｎｅは素子の歩留
りを大きく左右する。現在、このｘｊｎｅは、拡散のロ
ット毎にｐベース層１１２のプロファイルを計算機で計
算し、ｘｊｎｅの拡散条件を今までに蓄積されたデータ
を元にして予ｉｌｌ Ｌ、決定している。
一方、Ａ、ｉｌ’やＧａを用いた封管拡散により形成さ
れるｐベース層プロファイルの制御性は、要求される設
計値に対して不十分である。このため、特別な工夫によ
りｐベース層の不純物濃度の制御性を確保している。例
えばＡＩでは、予めＳｉチューブの内壁にＡＩを導入し
ておき、その中にウェハを挿入し、加熱することにより
ＡＩの拡散を行なうようにしている。他方のＧａではＧ
ａ−Ｇｅ法と呼ばれる方法によって拡散を行なうように
している。しかし、このような方法でもプロファイルの
再現性は十分ではなく、計算機の計算結果と蓄積された
データに基づいて歩留りの安定を図るようにしている。
れるｐベース層プロファイルの制御性は、要求される設
計値に対して不十分である。このため、特別な工夫によ
りｐベース層の不純物濃度の制御性を確保している。例
えばＡＩでは、予めＳｉチューブの内壁にＡＩを導入し
ておき、その中にウェハを挿入し、加熱することにより
ＡＩの拡散を行なうようにしている。他方のＧａではＧ
ａ−Ｇｅ法と呼ばれる方法によって拡散を行なうように
している。しかし、このような方法でもプロファイルの
再現性は十分ではなく、計算機の計算結果と蓄積された
データに基づいて歩留りの安定を図るようにしている。
また、酸化膜はＡＩやＧａのソースに対して十分なマス
ク効果を持っていないため、ｐベース層とｐエミッタ層
を同時に形成することが一般的である。ところが、第２
１図のようなＧＴＯの場合には、ｐベース層１１２とｐ
エミッタ層１１５とはこの後のｎエミッタ層１１３の拡
散を考慮してそれぞれ６０（μｍ）以上の幅にする必要
がある。従って、ｎバッファ層１１４は１００（μｍ）
以上の幅にする必要がある。このため、拡散でこのｎバ
ッファ層１１４を形成することは事実上不可能である。
ク効果を持っていないため、ｐベース層とｐエミッタ層
を同時に形成することが一般的である。ところが、第２
１図のようなＧＴＯの場合には、ｐベース層１１２とｐ
エミッタ層１１５とはこの後のｎエミッタ層１１３の拡
散を考慮してそれぞれ６０（μｍ）以上の幅にする必要
がある。従って、ｎバッファ層１１４は１００（μｍ）
以上の幅にする必要がある。このため、拡散でこのｎバ
ッファ層１１４を形成することは事実上不可能である。
従って、従来で（よエピタキャル成長法でｎ）５ツファ
層を形成することがあるが、エビタキャル層は耐圧歩留
りが悪く信頼性に欠け、かつ製造工程も増加するという
問題がある。
層を形成することがあるが、エビタキャル層は耐圧歩留
りが悪く信頼性に欠け、かつ製造工程も増加するという
問題がある。
また、ｎバッファ層１１４はＰの拡散で、ｐベース層１
１２はＡＩ！やＧａのイオン注入及びその後の拡散で形
成する方法もあるが、この方法では、酸化膜以外のマス
ク部材が必要になる、濃度の低いｎバッファ層をｐベー
ス層と同時に拡散することができず、深いｎバッファ層
を少なくとも２回の拡散で形成する必要があり工程が増
加する、等の問題がある。
１２はＡＩ！やＧａのイオン注入及びその後の拡散で形
成する方法もあるが、この方法では、酸化膜以外のマス
ク部材が必要になる、濃度の低いｎバッファ層をｐベー
ス層と同時に拡散することができず、深いｎバッファ層
を少なくとも２回の拡散で形成する必要があり工程が増
加する、等の問題がある。
一方、ｎバッファ層が設けられていないＧＴＯでは、ベ
ース拡散後の特性を決める最も重要な拡散パラメータが
ρｓｐｂのみである。これに対し、ｎバッファ層が設け
られたアノードショート構造のＧＴＯでは、ベース拡散
後にρｓｐｂとρｓｎを合わせ込むことが必要であり、
この点についても従来の方法では限界がある。
ース拡散後の特性を決める最も重要な拡散パラメータが
ρｓｐｂのみである。これに対し、ｎバッファ層が設け
られたアノードショート構造のＧＴＯでは、ベース拡散
後にρｓｐｂとρｓｎを合わせ込むことが必要であり、
この点についても従来の方法では限界がある。
一方、前記第１９図に示すような従来のダイオードにお
いて、ｎ型層１０１の不純物濃度と厚さはこのダイオー
ドの定格電圧により設計されている。
いて、ｎ型層１０１の不純物濃度と厚さはこのダイオー
ドの定格電圧により設計されている。
そして、定格電圧印加の空乏層層はｎ型層１０１と１０
２の界面付近までしか伸びないように設計されている。
２の界面付近までしか伸びないように設計されている。
第２０図中の破線ＥＯは定格電圧印加時における電界分
布を示したものである。なお、ｎ型層１０２の表面不純
物濃度は約ｌＸｌ０”（個／ｃｍ’）であり、比較的高
くされている。ちなみに、ｎ型層１０１の比抵抗ρｎと
この層の幅Ｗｎとの比ｐ （１／ Ｗ ｎは３Ｘ１０３
（Ω）程度である。
布を示したものである。なお、ｎ型層１０２の表面不純
物濃度は約ｌＸｌ０”（個／ｃｍ’）であり、比較的高
くされている。ちなみに、ｎ型層１０１の比抵抗ρｎと
この層の幅Ｗｎとの比ｐ （１／ Ｗ ｎは３Ｘ１０３
（Ω）程度である。
また、第２０図中の一点鎖線Ｅ１はｎ型層１０１の層抵
抗を高く設定した場合の電界分布を示したものである。
抗を高く設定した場合の電界分布を示したものである。
このＥｌのような電界分布を持たせることができれば、
理想的にはｎ型層１月の厚さを１／２にすることができ
、順方向電圧及び逆回復時間の大幅な改善が可能である
。しかし、第２０図のようなプロファイルで上記のよう
な設計をした場合には、実使用条件においてバックパワ
ーにより破壊が発生する。この理由は、ｎ型層ｌｏｔが
薄くなったことによるバックパワー耐量の減少と、高濃
度でかつ薄いｎ型層１０２では電圧サージの耐量が十分
にとれないためと考えられる。
理想的にはｎ型層１月の厚さを１／２にすることができ
、順方向電圧及び逆回復時間の大幅な改善が可能である
。しかし、第２０図のようなプロファイルで上記のよう
な設計をした場合には、実使用条件においてバックパワ
ーにより破壊が発生する。この理由は、ｎ型層ｌｏｔが
薄くなったことによるバックパワー耐量の減少と、高濃
度でかつ薄いｎ型層１０２では電圧サージの耐量が十分
にとれないためと考えられる。
（発明が解決しようとする課題）
このように従来の方法で製造される高耐圧半導体装置は
耐圧歩留りが悪く信頼性に欠け、かつ製造工程も増加す
るという欠点がある。
耐圧歩留りが悪く信頼性に欠け、かつ製造工程も増加す
るという欠点がある。
また、従来の高耐圧半導体装置では、バックパワー耐量
の著しい低下等、特性上で問題がある。
の著しい低下等、特性上で問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、信頼性が高い高耐圧半導体装置を提
供すること及び信頼性が高い高耐圧半導体装置を製造工
程の増加を伴わずに製造することができる高耐圧半導体
装置の製造方法を提供することにある。
あり、その目的は、信頼性が高い高耐圧半導体装置を提
供すること及び信頼性が高い高耐圧半導体装置を製造工
程の増加を伴わずに製造することができる高耐圧半導体
装置の製造方法を提供することにある。
［発明の構成コ
（課題を解決するための手段）
この発明の高耐圧半導体装置は、ｎ型の高比抵抗の第１
半導体層と、上記第１半導体層の一方面に不純物として
ボロンを拡散することにより形成されたｐ型の第２半導
体層と、上記第１半導体層の他方面に不純物としてリン
を拡散することにより形成されたｎ型の第３半導体層と
、上記第３半導体層の表面に形成された高濃度のｎ型の
第４半導体層とを具備し、上記第１半導体層の比抵抗を
ρｎ （’Ω・Ｃｍ）、幅をＷｎ（ｃｍ）としたとき
に、ｐｎ／Ｗｎ≧Ｉ Ｘ １０ ”の関係を満たすよう
に第１半導体層の比抵抗及び幅が設定されてなることを
特徴とする。
半導体層と、上記第１半導体層の一方面に不純物として
ボロンを拡散することにより形成されたｐ型の第２半導
体層と、上記第１半導体層の他方面に不純物としてリン
を拡散することにより形成されたｎ型の第３半導体層と
、上記第３半導体層の表面に形成された高濃度のｎ型の
第４半導体層とを具備し、上記第１半導体層の比抵抗を
ρｎ （’Ω・Ｃｍ）、幅をＷｎ（ｃｍ）としたとき
に、ｐｎ／Ｗｎ≧Ｉ Ｘ １０ ”の関係を満たすよう
に第１半導体層の比抵抗及び幅が設定されてなることを
特徴とする。
この発明の高耐圧半導体装置の製造方法は、ｎ型の高比
抵抗の第１半導体層の一方面に不純物としてボロンを、
他方面に不純物としてリンをそれぞれ導入する工程と、
上記両不純物を同時に拡散させて上記第１半導体層の一
方面にｐ型の第２半導体層を、他方面にｎ型の第３半導
体層を形成する工程とを具備したことを特徴する。
抵抗の第１半導体層の一方面に不純物としてボロンを、
他方面に不純物としてリンをそれぞれ導入する工程と、
上記両不純物を同時に拡散させて上記第１半導体層の一
方面にｐ型の第２半導体層を、他方面にｎ型の第３半導
体層を形成する工程とを具備したことを特徴する。
さらに、この発明の高耐圧半導体装置の製造方法は、ｎ
型ベース層の一方面に不純物としてボロンを、他方面に
不純物としてリンをそれぞれ導入する工程と、上記両不
純物を同時に拡散させて上記ｎ型ベース層の一方面にｎ
型ベース層を、他方面にｎ型バッファ層を形成する工程
と、上記ｎ型ベース層及びｎ型バッファ層に不純物を選
択的に導入する工程と、上記工程で導入された不純物を
同時に拡散させて上記ｎ型ベース層にはｎ型エミッタ層
を、上記ｎ型バッファ層にはｐ型エミッタ層とｎ型のア
ノードショート層をそれぞれ形成する工程とを具備した
ことを特徴とする。
型ベース層の一方面に不純物としてボロンを、他方面に
不純物としてリンをそれぞれ導入する工程と、上記両不
純物を同時に拡散させて上記ｎ型ベース層の一方面にｎ
型ベース層を、他方面にｎ型バッファ層を形成する工程
と、上記ｎ型ベース層及びｎ型バッファ層に不純物を選
択的に導入する工程と、上記工程で導入された不純物を
同時に拡散させて上記ｎ型ベース層にはｎ型エミッタ層
を、上記ｎ型バッファ層にはｐ型エミッタ層とｎ型のア
ノードショート層をそれぞれ形成する工程とを具備した
ことを特徴とする。
（作用）
ｐ型の不純物であるボロンとｎ型の不純物であるリンの
設計濃度における拡散係数が近いことから、この２つの
拡散ソースを同時に拡散させることによってｎ型ベース
層の一方面にｎ型ベース層を、他方面にｎ型バッファ層
を同時に形成する。
設計濃度における拡散係数が近いことから、この２つの
拡散ソースを同時に拡散させることによってｎ型ベース
層の一方面にｎ型ベース層を、他方面にｎ型バッファ層
を同時に形成する。
ボロンと比較的低濃度のリンはＡノやＧａに比べて拡散
係数が小さく、通常、深い拡散には使用されないが、こ
の発明の場合にはそれが逆の効果を生む。すなわち、ボ
ロンやリンはＡノやＧａに比べて、同じ深さまで拡散す
るのにおよそ２倍の拡散時間もしくはより高い拡散濃度
が必要である。
係数が小さく、通常、深い拡散には使用されないが、こ
の発明の場合にはそれが逆の効果を生む。すなわち、ボ
ロンやリンはＡノやＧａに比べて、同じ深さまで拡散す
るのにおよそ２倍の拡散時間もしくはより高い拡散濃度
が必要である。
このことは、逆に、いったんｎ型ベース層とｎ型バッフ
ァ層が形成されてしまうと、その後の拡散でもほとんど
不純物プロファイルが動くことがない。すなわち、ｎ型
ベース層とｎ型バッファ層の再現性がよく、ｎエミッタ
層、ｎエミッタ層及びアノードショートのスランプ条件
を固定することができ、ｎエミッタ層、ｎエミッタ層及
びアノードショートの同時形成が可能となる。
ァ層が形成されてしまうと、その後の拡散でもほとんど
不純物プロファイルが動くことがない。すなわち、ｎ型
ベース層とｎ型バッファ層の再現性がよく、ｎエミッタ
層、ｎエミッタ層及びアノードショートのスランプ条件
を固定することができ、ｎエミッタ層、ｎエミッタ層及
びアノードショートの同時形成が可能となる。
また、ｐ型ベース層とｎ型バッファ層をボロンとリンの
拡散によって行なうため、全体を酸化膜でマスクするこ
とができ、追加拡散も容易であり、拡散時間が長いこと
と共に拡散の精度を高くすることができる。
拡散によって行なうため、全体を酸化膜でマスクするこ
とができ、追加拡散も容易であり、拡散時間が長いこと
と共に拡散の精度を高くすることができる。
さらに、高濃度の第４半導体層を設けることによってバ
ックパワー耐量等の素子の破壊耐量が向上し、特にアロ
イレス構造を有する高耐圧半導体装置においては効果的
である。
ックパワー耐量等の素子の破壊耐量が向上し、特にアロ
イレス構造を有する高耐圧半導体装置においては効果的
である。
（実施例）
以下図面を参照してこの発明を実施例により説明する。
第１図はこの発明をｎバッファ付アノード、ショート構
造のＧＴＯに実施した場合の製造工程を順次示す断面図
である。
造のＧＴＯに実施した場合の製造工程を順次示す断面図
である。
まず第１図（ａ）に示すように、ｎ型のシリコン半導体
基板ＩＯの一方面にｎ型のリン（Ｐ）を、他方面にｐ型
のボロン（Ｂ）をそれぞれイオン注入する。このとき、
イオン注入の順番はどちらが先になってもかまわない。
基板ＩＯの一方面にｎ型のリン（Ｐ）を、他方面にｐ型
のボロン（Ｂ）をそれぞれイオン注入する。このとき、
イオン注入の順番はどちらが先になってもかまわない。
次に第１図（ｂ）に示すように、高温の長時間拡散を行
なって基板ＩＯの一方面にｎバッファ層１１を、他方面
にｐベース層１２をそれぞれ形成する。
なって基板ＩＯの一方面にｎバッファ層１１を、他方面
にｐベース層１２をそれぞれ形成する。
このような高温で長時間の拡散はＳｉＣで構成された拡
散チューブ等を使用することで可能であり、基板の前処
理や拡散中のバッファガスを最適化することによって結
晶欠陥の増加を防止することができる。
散チューブ等を使用することで可能であり、基板の前処
理や拡散中のバッファガスを最適化することによって結
晶欠陥の増加を防止することができる。
次に第１図（Ｃ）に示すように、ｐベース層１２１；ｎ
型不純物を拡散させてｎエミッタ層１３を形成し、ｎバ
ッファ層１１にはｎ型不純物を拡散させてｎエミッタ層
１４を、ｎ型不純物を拡散させてｎ型のアノードショー
ト層１５を形成することにより完成する。この拡散の際
に、ｐベース層１２のボロン及びｎバッファ層１１のリ
ンはそのプロファイルがほとんど動かないため、ｐベー
ス層１２及びｎバッファ層１１の再現性が良くなる。こ
の結果、ｎエミッタ層１３、ｎエミッタ層１４及びアノ
ードショート層１５を拡散形成する前に例えば不純物を
イオン注入でスランプする際の条件を固定することがで
き、またこれらの同時拡散が可能になる。
型不純物を拡散させてｎエミッタ層１３を形成し、ｎバ
ッファ層１１にはｎ型不純物を拡散させてｎエミッタ層
１４を、ｎ型不純物を拡散させてｎ型のアノードショー
ト層１５を形成することにより完成する。この拡散の際
に、ｐベース層１２のボロン及びｎバッファ層１１のリ
ンはそのプロファイルがほとんど動かないため、ｐベー
ス層１２及びｎバッファ層１１の再現性が良くなる。こ
の結果、ｎエミッタ層１３、ｎエミッタ層１４及びアノ
ードショート層１５を拡散形成する前に例えば不純物を
イオン注入でスランプする際の条件を固定することがで
き、またこれらの同時拡散が可能になる。
また、ｐベース層１２とｎバッファ層１１の同時拡散を
行なうときは、拡散時間が長いため高精度で両層の拡散
深さを設定することができる。このため、製造される装
置の信頼性が大幅に増加し、かつ製造工程が増加するこ
ともない。また、選択拡散が酸化膜のマスクのみで行な
うことが、できるから、逆導通ＧＴＯのようにダイオー
ド等が接続される高耐圧半導体装置で、このダイオード
等の素子を同一チップ内に形成して１チツプ化させるこ
とができる。
行なうときは、拡散時間が長いため高精度で両層の拡散
深さを設定することができる。このため、製造される装
置の信頼性が大幅に増加し、かつ製造工程が増加するこ
ともない。また、選択拡散が酸化膜のマスクのみで行な
うことが、できるから、逆導通ＧＴＯのようにダイオー
ド等が接続される高耐圧半導体装置で、このダイオード
等の素子を同一チップ内に形成して１チツプ化させるこ
とができる。
第２図はこの発明の他の実施例の方法によるＧＴＯの製
造工程を順次示す断面図である。この実施例の方法では
、まず第２図（ａ）に示すように、ｎ型のシリコン半導
体基板１０の一方面にｎ型のリン（Ｐ）を、他方面にｐ
型のボロン（Ｂ）をそれぞれイオン注入する。このとき
も、イオン注入の順番はどちらが先になってもかまわな
い。
造工程を順次示す断面図である。この実施例の方法では
、まず第２図（ａ）に示すように、ｎ型のシリコン半導
体基板１０の一方面にｎ型のリン（Ｐ）を、他方面にｐ
型のボロン（Ｂ）をそれぞれイオン注入する。このとき
も、イオン注入の順番はどちらが先になってもかまわな
い。
次に第２図（ｂ）に示すように、高温の長時間拡散を行
なって基板１０の一方面にｎバッファ層１１を、他方面
にｐベース層１２をそれぞれ形成する。
なって基板１０の一方面にｎバッファ層１１を、他方面
にｐベース層１２をそれぞれ形成する。
次に第２図（Ｃ）に示すように、ｎバラフッ層ｌｌにｎ
型不純物を拡散させてｎエミッタ層１４を形成する。
型不純物を拡散させてｎエミッタ層１４を形成する。
次に第２図（ｄ）に示すように、ｐベース層１２にｎ型
不純物を拡散させてｎエミッタ層１３を形成し、同時に
ｎバッファ層１１にｎ型不純物を拡散させてｎ型のアノ
ードショート層１５を形成することにより完成する。
不純物を拡散させてｎエミッタ層１３を形成し、同時に
ｎバッファ層１１にｎ型不純物を拡散させてｎ型のアノ
ードショート層１５を形成することにより完成する。
この方法によれば、ｐベース層１２の層抵抗ρｓｐｂと
ｎバッファ層１１の層抵抗ρｓｎとを独立に制御するこ
とができ、この結果、ベース拡散が行われた後の基板を
全ての品種で統一して用意し、その後の拡散条件を変え
ることによって異なる特性の多品種のＧＴＯを製造する
ことが可能である。
ｎバッファ層１１の層抵抗ρｓｎとを独立に制御するこ
とができ、この結果、ベース拡散が行われた後の基板を
全ての品種で統一して用意し、その後の拡散条件を変え
ることによって異なる特性の多品種のＧＴＯを製造する
ことが可能である。
第３図は上記第１図の方法による製造工程をさらに詳細
に示した断面図である。
に示した断面図である。
まず、比抵抗が６００〜８００（Ω・ｃｍ）のｎ型シリ
コン半導体基板１０の一方面にｎ型のリン（Ｐ）をイオ
ン注入する（第３図（ａ））。
コン半導体基板１０の一方面にｎ型のリン（Ｐ）をイオ
ン注入する（第３図（ａ））。
次に基板１０の他方面にｐ型のポロン（Ｂ）をイオン注
入する（第３図（ｂ））。このとき、両イオンの加速電
圧は共に５０ （Ｋ ｅ Ｖ）に設定した。
入する（第３図（ｂ））。このとき、両イオンの加速電
圧は共に５０ （Ｋ ｅ Ｖ）に設定した。
次に基板全体を１２００（”Ｃ）に加熱して前拡散（ｐ
ｒｅ ｄｒｉｖｅ Ｉｎ）を行ない、基板１０の一方面
に０層２１を、他方面に９層２２をそれぞれ形成する（
第３図（Ｃ））。この前拡散はこの後に行われる主拡散
（層ａｌｎ ｄｒｉｖｅ Ｉｎ ）に比べて十分に短い
時間、又は低い温度で行われる。なお、０層２１と９層
２２の前拡散は別々に行われることもある。
ｒｅ ｄｒｉｖｅ Ｉｎ）を行ない、基板１０の一方面
に０層２１を、他方面に９層２２をそれぞれ形成する（
第３図（Ｃ））。この前拡散はこの後に行われる主拡散
（層ａｌｎ ｄｒｉｖｅ Ｉｎ ）に比べて十分に短い
時間、又は低い温度で行われる。なお、０層２１と９層
２２の前拡散は別々に行われることもある。
次に全体を酸化して例えば２．５（μｍ）の膜厚の酸化
膜２３を形成する（第３図（ｄ））。
膜２３を形成する（第３図（ｄ））。
続いてＳｉＣチューブ等を用いた主拡散、（ｍａｌｎｄ
ｒｉｖｅ ｌｎ）を１２５０（’Ｃ）の温度で行ない、
上記９層２１及び９層２２を拡散してｎバッファ層１１
とｐベース層１２とを形成する（第３図（ｅ））。
ｒｉｖｅ ｌｎ）を１２５０（’Ｃ）の温度で行ない、
上記９層２１及び９層２２を拡散してｎバッファ層１１
とｐベース層１２とを形成する（第３図（ｅ））。
次に上記酸化膜２３を除去した後、新たに酸化を行なっ
て例えば２．５（μｍ）の膜厚の酸化膜２４を形成し、
アノードショート層に対応した開孔部を形成する共にｐ
ベース側はこの酸化膜２４を全て除去する。この後、上
記酸化膜２４をマスクにｎ型不純物をｎバッファ層１１
及びｐベース層１２の表面に導入する（第３図（ｆ））
。
て例えば２．５（μｍ）の膜厚の酸化膜２４を形成し、
アノードショート層に対応した開孔部を形成する共にｐ
ベース側はこの酸化膜２４を全て除去する。この後、上
記酸化膜２４をマスクにｎ型不純物をｎバッファ層１１
及びｐベース層１２の表面に導入する（第３図（ｆ））
。
続いて上記酸化膜２４を全面除去した後、ｎ型不純物を
ｎバッファ層１１の表面に導入す・る。この場合、先に
選択的に導入したｎ型不純物層の濃度が十分に高ければ
、ｎ型不純物導入用のマスクは特に必要としない（第３
図（ｇ））。
ｎバッファ層１１の表面に導入す・る。この場合、先に
選択的に導入したｎ型不純物層の濃度が十分に高ければ
、ｎ型不純物導入用のマスクは特に必要としない（第３
図（ｇ））。
この後、例えば１２００（”Ｃ）の温度で拡散を行なう
ことにより、ｎエミッタ層１３、ｐエミッタ層１４及び
アノードショート層１５を形成する（第３図（ｈ））。
ことにより、ｎエミッタ層１３、ｐエミッタ層１４及び
アノードショート層１５を形成する（第３図（ｈ））。
第４図は上記第２図の方法による製造工程をさらに詳細
に示した断面図である。
に示した断面図である。
この方法では、第３図（ｅ）までの工程は同じであり、
その後、新たに酸化して例えば２．５（μｍ）の膜厚の
酸化膜２６を形成し、アノードショート層に対応した開
孔部をこの酸化膜２６に形成した後、この開孔部からＢ
を加速エネルギーＥａｖが５０（ＫｅＶ）、ドーズｍＱ
ｄｐがＩＸｌ ０ ” （個／ｃｍ２）でイオン注入す
る（第４図（ａ））。
その後、新たに酸化して例えば２．５（μｍ）の膜厚の
酸化膜２６を形成し、アノードショート層に対応した開
孔部をこの酸化膜２６に形成した後、この開孔部からＢ
を加速エネルギーＥａｖが５０（ＫｅＶ）、ドーズｍＱ
ｄｐがＩＸｌ ０ ” （個／ｃｍ２）でイオン注入す
る（第４図（ａ））。
続いて拡散を行なってｐエミッタ層１４を形成する（第
４図（ｂ））。
４図（ｂ））。
次に上記酸化ＩＩ！１２８を除去して新たな酸化膜２７
を形成する（第４図（Ｃ））。
を形成する（第４図（Ｃ））。
次に、上記酸化膜２７に対してアノードショート層に対
応した部分に開孔部を形成する共にｐベース層側ではこ
の酸化膜２７を除去してｐベース層１２を露出させ、こ
の後、例えば気相によりｎ型不純物をｎバッファ層１１
及びｐベース層１２の表面に導入する（第４図（ｄ））
。
応した部分に開孔部を形成する共にｐベース層側ではこ
の酸化膜２７を除去してｐベース層１２を露出させ、こ
の後、例えば気相によりｎ型不純物をｎバッファ層１１
及びｐベース層１２の表面に導入する（第４図（ｄ））
。
この後、例えば１２００（”Ｃ）の温度で拡散を行なう
ことにより、ｎエミッタ層１３及びアノードショート層
１５を形成する（第４図（ｅ））。
ことにより、ｎエミッタ層１３及びアノードショート層
１５を形成する（第４図（ｅ））。
このようにして製造されたＧＴＯでは、ｐベース層１２
の拡散後の層抵抗ρｓｐのバラツキが±０．８（Ω／口
）、ｐベース層１２の拡散深さｘｊｐのバラツキが±１
（μｍ）、ｎベース層ｌＯのライフタイムτが１００（
μＳ）以上になった。これはそれぞれ従来の±４（Ω／
口）、±３（μｍ）、７０（μＳ）と比べて大きく改善
されていることがわかる。同様にｎバッファ層１１の層
抵抗と拡散深さのバラツキも小さくなった。
の拡散後の層抵抗ρｓｐのバラツキが±０．８（Ω／口
）、ｐベース層１２の拡散深さｘｊｐのバラツキが±１
（μｍ）、ｎベース層ｌＯのライフタイムτが１００（
μＳ）以上になった。これはそれぞれ従来の±４（Ω／
口）、±３（μｍ）、７０（μＳ）と比べて大きく改善
されていることがわかる。同様にｎバッファ層１１の層
抵抗と拡散深さのバラツキも小さくなった。
また、ｎバッファ層をＰの拡散で形成し、ｐベース層を
ＡＩもしくはＧａの拡散で別々に形成する従来方法では
、Ｐの最初の拡散が１２５０（”Ｃ）で８０時間、ＡＩ
もしくはＧａの拡散とＰの拡散が１２００℃で８０時間
必要となり、合計で１６０時間の拡散時間が必要になる
。これに対し、上記実施例の方法では１２５０℃で８０
時間の拡散を行なえばよく、拡散時°間が約半分に短縮
された。
ＡＩもしくはＧａの拡散で別々に形成する従来方法では
、Ｐの最初の拡散が１２５０（”Ｃ）で８０時間、ＡＩ
もしくはＧａの拡散とＰの拡散が１２００℃で８０時間
必要となり、合計で１６０時間の拡散時間が必要になる
。これに対し、上記実施例の方法では１２５０℃で８０
時間の拡散を行なえばよく、拡散時°間が約半分に短縮
された。
第５図は、高耐圧半導体装置で必要される濃度、例えば
ドーズ量がｌＸｌ０”（個／ｃｍ２）程度におけるＡＩ
！、Ｇａ、Ｂ及びＰそれぞれの温度１２５０（”Ｃ）に
おける拡散時間と拡散深さ（μｍ）との関係を示す特性
図である。この図かられかるように、Ｐと同時に拡散を
行なって同じ程度の拡散深さを得ることができるのはＢ
しかない。また、Ａ、ｌ？とＧａは、Ｐと別々に拡散し
ないと目的の拡散深さは得られない。
ドーズ量がｌＸｌ０”（個／ｃｍ２）程度におけるＡＩ
！、Ｇａ、Ｂ及びＰそれぞれの温度１２５０（”Ｃ）に
おける拡散時間と拡散深さ（μｍ）との関係を示す特性
図である。この図かられかるように、Ｐと同時に拡散を
行なって同じ程度の拡散深さを得ることができるのはＢ
しかない。また、Ａ、ｌ？とＧａは、Ｐと別々に拡散し
ないと目的の拡散深さは得られない。
第６図はこの発明の方法を適用して製造されたｎバッフ
ァ付アノードショート構造のＧＴＯの構成を示すもので
あり、第６図（ａ）はカソード側から見た平面図、第６
図（ｂ）、（ｃ）はそれぞれＡ−Ａ’ 、Ｂ−Ｂ’断面
図である。図において、３１はｎベース層、３２はｎベ
ース層、３３は複数に分割された細長いｎエミッタ層、
３４はｎバッファ層、３５は１６度の高いｐエミッタ層
、３６は濃度が低く上記高濃度のｐエミッタ層３５を囲
むｐエミッタ層、３７はアノードショート層、３８はカ
ソード電極、３９はゲート電極、４ｏはアノード電極で
ある。
ァ付アノードショート構造のＧＴＯの構成を示すもので
あり、第６図（ａ）はカソード側から見た平面図、第６
図（ｂ）、（ｃ）はそれぞれＡ−Ａ’ 、Ｂ−Ｂ’断面
図である。図において、３１はｎベース層、３２はｎベ
ース層、３３は複数に分割された細長いｎエミッタ層、
３４はｎバッファ層、３５は１６度の高いｐエミッタ層
、３６は濃度が低く上記高濃度のｐエミッタ層３５を囲
むｐエミッタ層、３７はアノードショート層、３８はカ
ソード電極、３９はゲート電極、４ｏはアノード電極で
ある。
第７図は上記第６図のＧＴＯをアセンブリした状態を示
す断面図である。図において、５ｏはＧＴＯベレットで
あり、このＧＴＯベレット５ｏのカソード電極は、Ａｇ
ホイル５１及びＭｏからなる熱緩衝板５２を介してＣｕ
からなるポスト５３と接続されている。また、ＧＴＯペ
レット５ｏのゲート電極も、Ａｇホイル５４及びＭｏか
らなる熱緩衝板５５を介してＣｕからなるポスト５Ｂと
接続されている。他方、ＧＴＯベレット５０のアノード
電極は、Ａｇホイル５７及びＭｏからなる熱緩衝板５８
を介してＣｕからなるポスト５９と接続されている。
す断面図である。図において、５ｏはＧＴＯベレットで
あり、このＧＴＯベレット５ｏのカソード電極は、Ａｇ
ホイル５１及びＭｏからなる熱緩衝板５２を介してＣｕ
からなるポスト５３と接続されている。また、ＧＴＯペ
レット５ｏのゲート電極も、Ａｇホイル５４及びＭｏか
らなる熱緩衝板５５を介してＣｕからなるポスト５Ｂと
接続されている。他方、ＧＴＯベレット５０のアノード
電極は、Ａｇホイル５７及びＭｏからなる熱緩衝板５８
を介してＣｕからなるポスト５９と接続されている。
このような構造はいわゆるアロイレス構造と呼ばれ、ペ
レットとの間で合金化されるＷ ９ Ｍ ｏ等からなる
熱緩衝板は設けられていない。このアロイレス構造を採
用することにより、他の半導体装置、例えばＩＣ等のベ
レット工程と共通の製造ラインを用いてＧＴＯベレット
を製造することができるようになる。この結果、生産性
と半導体装置の信頼性の大幅な向上を図ることが可能で
ある。
レットとの間で合金化されるＷ ９ Ｍ ｏ等からなる
熱緩衝板は設けられていない。このアロイレス構造を採
用することにより、他の半導体装置、例えばＩＣ等のベ
レット工程と共通の製造ラインを用いてＧＴＯベレット
を製造することができるようになる。この結果、生産性
と半導体装置の信頼性の大幅な向上を図ることが可能で
ある。
第８図はこの発明の方法を適用して製造されたダブルゲ
ート型ｎバッファ付アノードショート構造のＧＴＯの断
面図である。図において、６１はｎベース層、６２はｎ
ベース層、６３は複数に分割されたｎエミッタ層、６４
はｎバッファ層、６５は複数に分割されたｐエミッタ層
、６６はカソード電極、６７は第１ゲート電極、６８は
アノード電極、６９は第２ゲート電極、７０及び７１は
それぞれＣｕからなるポストである。
ート型ｎバッファ付アノードショート構造のＧＴＯの断
面図である。図において、６１はｎベース層、６２はｎ
ベース層、６３は複数に分割されたｎエミッタ層、６４
はｎバッファ層、６５は複数に分割されたｐエミッタ層
、６６はカソード電極、６７は第１ゲート電極、６８は
アノード電極、６９は第２ゲート電極、７０及び７１は
それぞれＣｕからなるポストである。
この発明の方法はダイオードの製造にも実施することが
できる。
できる。
第９図はこの発明の方法により製造されたＰＩＮダイオ
ードの不純物プロファイルを示す図である。このダイオ
ードはｎベース層８１の一方面にはＰを、他方面にはＢ
をイオン注入法等により予め導入しておき、この後、１
２５０ （”Ｃ） の高温で拡散を行なうことによって
ｎベース層８１の両側にｎバッファ層８２とｎベース層
８３とを同時に形成する。このとき、ｎバッファ層８２
の表面不純物濃度がｌＸ１０１８ （個／ｃｍ３）以
下となるように、Ｐのイオン注入の際のドーズ量が決、
定される。この後、ｎバッファ層８２の表面にｎ型の不
純物を導入した後に拡散を行なうことによってｎバッフ
ァ層８２の表面に電界のストッパとして作用する高濃度
の低抵抗ｎ型層８４を形成する。この、低抵抗ｎ型層８
４は表面不純物濃度がＩ Ｘ Ｉ Ｑ２＋ （個／ｃｍ
３）以上となるようにイオン注入の際のドーズ量が決定
される。そして、上記ｎバッファ層８２の拡散深さＡは
ｎベース層８３の拡散深さＢとほぼ同じ７０（μｍ）程
度にされ、低抵抗ｎ型層８４の拡散深さＣは例えば５〜
３０（μｍ）の範囲で設定される。
ードの不純物プロファイルを示す図である。このダイオ
ードはｎベース層８１の一方面にはＰを、他方面にはＢ
をイオン注入法等により予め導入しておき、この後、１
２５０ （”Ｃ） の高温で拡散を行なうことによって
ｎベース層８１の両側にｎバッファ層８２とｎベース層
８３とを同時に形成する。このとき、ｎバッファ層８２
の表面不純物濃度がｌＸ１０１８ （個／ｃｍ３）以
下となるように、Ｐのイオン注入の際のドーズ量が決、
定される。この後、ｎバッファ層８２の表面にｎ型の不
純物を導入した後に拡散を行なうことによってｎバッフ
ァ層８２の表面に電界のストッパとして作用する高濃度
の低抵抗ｎ型層８４を形成する。この、低抵抗ｎ型層８
４は表面不純物濃度がＩ Ｘ Ｉ Ｑ２＋ （個／ｃｍ
３）以上となるようにイオン注入の際のドーズ量が決定
される。そして、上記ｎバッファ層８２の拡散深さＡは
ｎベース層８３の拡散深さＢとほぼ同じ７０（μｍ）程
度にされ、低抵抗ｎ型層８４の拡散深さＣは例えば５〜
３０（μｍ）の範囲で設定される。
上記のような不純物プロファイルを持つＰＩＮダイオー
ドでは、０８１７７層８２の濃度が低く、この層の抵抗
が比較的高くされている。このようにｎバッファ層８２
の抵抗が高くされているダイオードは、バックパワー耐
量を十分に大きくできることが実験的に確認されている
。
ドでは、０８１７７層８２の濃度が低く、この層の抵抗
が比較的高くされている。このようにｎバッファ層８２
の抵抗が高くされているダイオードは、バックパワー耐
量を十分に大きくできることが実験的に確認されている
。
また、ｎベース層８１はその比抵抗を高くする程、その
厚さを薄くすることができ、薄くなることにより逆回復
時間や順方向のオン電圧のトレードオフは良くなる。し
かし、その改善の割合いは一定ではなく、ある値で飽和
する。実験によれば、ｎベース層８１の比抵抗ρｎとｎ
ベース層８１の幅Ｗｎとの比ρｎ／Ｗｎを、ｐｎ／Ｗｎ
≧Ｉ Ｘ １０４が満足するような値に設定することに
よって上記両特性のトレードオフの十分な改善が可能で
あることが確認された。
厚さを薄くすることができ、薄くなることにより逆回復
時間や順方向のオン電圧のトレードオフは良くなる。し
かし、その改善の割合いは一定ではなく、ある値で飽和
する。実験によれば、ｎベース層８１の比抵抗ρｎとｎ
ベース層８１の幅Ｗｎとの比ρｎ／Ｗｎを、ｐｎ／Ｗｎ
≧Ｉ Ｘ １０４が満足するような値に設定することに
よって上記両特性のトレードオフの十分な改善が可能で
あることが確認された。
しかもその際に、ｎベース層８１のライフタイムτの値
を１〜１００（μＳ）の範囲内で設計することにより、
上記のトレードオフの改善が容易になることが確認され
た。
を１〜１００（μＳ）の範囲内で設計することにより、
上記のトレードオフの改善が容易になることが確認され
た。
第１０図は上記第９図のような不純物プロファイルを持
つＰＩＮダイオードにおける、ｎベース層８１の比抵抗
ρｎと幅Ｗｎとの関係を示す特性図である。ここでは、
耐圧が６ （ＫＶ）及び４．５（ＫＶ）で設計されたダ
イオードの例を示しており、図中、斜線を施した領域が
上記の関係式を満足する領域であり、この範囲でρｎと
Ｗｎの値を設計すれば逆回復時間と順方向電圧のトレー
ドオフの改善を図ることができる。
つＰＩＮダイオードにおける、ｎベース層８１の比抵抗
ρｎと幅Ｗｎとの関係を示す特性図である。ここでは、
耐圧が６ （ＫＶ）及び４．５（ＫＶ）で設計されたダ
イオードの例を示しており、図中、斜線を施した領域が
上記の関係式を満足する領域であり、この範囲でρｎと
Ｗｎの値を設計すれば逆回復時間と順方向電圧のトレー
ドオフの改善を図ることができる。
ところで、上記のようなＰＩＮダイオードにおいて、バ
ックパワー耐量を減少させる要因の１つとしてペレット
からＣｕポストへの放熱が効果的に行われないことがあ
る。すなわち、前記第１９図のようにアセンブリされた
ものでは、ペレットにおいてポストに接触していない箇
所で熱が蓄積され、放出されない可能性がある。
ックパワー耐量を減少させる要因の１つとしてペレット
からＣｕポストへの放熱が効果的に行われないことがあ
る。すなわち、前記第１９図のようにアセンブリされた
ものでは、ペレットにおいてポストに接触していない箇
所で熱が蓄積され、放出されない可能性がある。
第１１図ないし第１３図の実施例によるＰＩＮダイオー
ドは、上記第９図に示すような不純物プロファイルを採
用することによってペレット自体の逆回復時間と順方向
電圧のトレードオフの改善を図ると共に、アセンブリ構
造を放熱が効果的に行われるような構成にすることによ
って、バックパワー耐量等の特性を改善したものである
。
ドは、上記第９図に示すような不純物プロファイルを採
用することによってペレット自体の逆回復時間と順方向
電圧のトレードオフの改善を図ると共に、アセンブリ構
造を放熱が効果的に行われるような構成にすることによ
って、バックパワー耐量等の特性を改善したものである
。
すなわち、第１１図の実施例のダイオードは、ペレット
９１の表面における熱分布及び電流密度分布が不均一と
ならないように、ペレット９１と直接懐 接触するＡノからなる金属１ｉ９２．９３及びこれらと
接触するＣｕからなるポスト９４．９５の形状を上下で
対称となるように構成したものである。
９１の表面における熱分布及び電流密度分布が不均一と
ならないように、ペレット９１と直接懐 接触するＡノからなる金属１ｉ９２．９３及びこれらと
接触するＣｕからなるポスト９４．９５の形状を上下で
対称となるように構成したものである。
第１２図の実施例のダイオードは、ペレット９１の両表
面の周囲に酸化膜９Ｂをそれぞれ設け、上下の酸化膜相
互間に電流が流れないようにしたものである。
面の周囲に酸化膜９Ｂをそれぞれ設け、上下の酸化膜相
互間に電流が流れないようにしたものである。
第１３図の実施例のダイオードは、Ｃｕからなるポスト
９４．９５の形状を大型化して充分な放熱が行われるよ
うにしたものである。
９４．９５の形状を大型化して充分な放熱が行われるよ
うにしたものである。
第１４図は上記第９図のような不純物プロファイルを持
つＰＩＮダイオードと従来のダイオードにおけるｎベー
ス層の厚さを耐圧グレード毎に比較して示す図である。
つＰＩＮダイオードと従来のダイオードにおけるｎベー
ス層の厚さを耐圧グレード毎に比較して示す図である。
図示するように上記実施例のダイオードの方がｎベース
層の厚さを薄くすることができる。
層の厚さを薄くすることができる。
第１５図は上記第９図のような不純物プロファイルを持
つこの発明の各実施例のＰＩＮダイオードと従来のダイ
オードにおけるバックパワー耐圧■□Ｍ （ＫＶ）の
特性を比較して示す図である。
つこの発明の各実施例のＰＩＮダイオードと従来のダイ
オードにおけるバックパワー耐圧■□Ｍ （ＫＶ）の
特性を比較して示す図である。
図中ａは従来のものであり、ｂ−ｄはこの発明の各実施
例のものである。図から明らかなようにこの発明のもの
では従来に比べてバックパワー、耐圧が大幅に改善され
ている。
例のものである。図から明らかなようにこの発明のもの
では従来に比べてバックパワー、耐圧が大幅に改善され
ている。
第１６図は上記ｎバッファ層の不純物のピーク濃度とバ
ックパワー耐圧ＶＲＭ （ＫＶ）との関係を示す図で
ある。図示のようにこの不純物ピーク濃度がＩ Ｘ １
０１” （個／ ｃ ｍ ２ ）以上になるとバックパ
ワー耐圧は急激に低下する。従って、充分なバックパワ
ー耐量を得るためには０８９７７層の不純物ピーク濃度
をｌＸｌ０１８（個／ｃｍ２）以下にすることが必要で
ある。
ックパワー耐圧ＶＲＭ （ＫＶ）との関係を示す図で
ある。図示のようにこの不純物ピーク濃度がＩ Ｘ １
０１” （個／ ｃ ｍ ２ ）以上になるとバックパ
ワー耐圧は急激に低下する。従って、充分なバックパワ
ー耐量を得るためには０８９７７層の不純物ピーク濃度
をｌＸｌ０１８（個／ｃｍ２）以下にすることが必要で
ある。
第１７図は上記第９図のような不純物プロファイルを持
つこの発明の各実施例のＰＩＮダイオードと従来のダイ
オードにおける高温逆回復時間２ｔ ｒｒ （μＳ）と
順方向電圧Ｖｐ （Ｖ）との関係を示す図である。図
中ａは従来のものであり、ｂはこの発明のものである。
つこの発明の各実施例のＰＩＮダイオードと従来のダイ
オードにおける高温逆回復時間２ｔ ｒｒ （μＳ）と
順方向電圧Ｖｐ （Ｖ）との関係を示す図である。図
中ａは従来のものであり、ｂはこの発明のものである。
図から明らかなようにこの発明のものでは従来に比べて
高温逆回復時間２ｔ ｒｒ及び順方向電圧■、共に改善
されている。
高温逆回復時間２ｔ ｒｒ及び順方向電圧■、共に改善
されている。
また、第１８図はこの発明のさらに他の実施例によるＰ
ＩＮダイオードの構成を示す断面図である。この実施例
のダイオードは、上記第９図に示９３及びこれらと接触
するＣｕからなるポスト９４゜９５の形状を上下で対称
となるように構成し、かつペレット９１の両表面の周囲
に酸化膜９６をそれぞれ設け、上下の酸化膜相互間に電
流が流れないようにしたものである。
ＩＮダイオードの構成を示す断面図である。この実施例
のダイオードは、上記第９図に示９３及びこれらと接触
するＣｕからなるポスト９４゜９５の形状を上下で対称
となるように構成し、かつペレット９１の両表面の周囲
に酸化膜９６をそれぞれ設け、上下の酸化膜相互間に電
流が流れないようにしたものである。
［発明の効果］
以上説明したようにこの発明によれば、信頼性が高く、
特に他の素子と共に１チツプ化することが可能な高耐圧
半導体装置を提供することができ、かつ信頼性が高い高
耐圧半導体装置を製造工程の増加を伴わずに製造するこ
とができる高耐圧半導体装置の製造方法を提供すること
ができる。
特に他の素子と共に１チツプ化することが可能な高耐圧
半導体装置を提供することができ、かつ信頼性が高い高
耐圧半導体装置を製造工程の増加を伴わずに製造するこ
とができる高耐圧半導体装置の製造方法を提供すること
ができる。
第１図はこの発明の一実施例の製造方法を工程順に示す
断面図、第２図はこの発明の他の実施例の製造方法を工
程順に示す断面図、第３図は第１図の実施例方法を詳細
に説明するための断面図、第４図は第２図の実施例方法
を詳細に説明するための断面図、第５図は上記各実施例
の方法を説明するための特性図、第６図、第７図及び第
８図は上記実施例の方法で製造されたＧＴＯの構成を示
すものであり、第６図は平面図及び断面図、第７図は断
面図、第８図は断面図、第９図は上記実施例の方法によ
り製造されたＰＩＮダイオードの不純物プロファイルを
示す図、第１０図は上記第９図の不純物プロファイルを
持つＰＩＮダイオードの特性図、第１１図ないし第１３
図はそれぞれ第９図の不純物プロファイルを持つＰＩＮ
ダイオードの断面図、第１４図は第９図の不純物プロフ
ァイルを持つＰＩＮダイオードと従来のダイオードにお
ける特性を比較して示す図、第１５図は第９図の不純物
プロファイルを持つこの発明のＰＩＮダイオードと従来
のダイオードのバックパワー耐圧特性を比較して示す図
、第１６図は第９図の不純物プロファイルを持つＰＩＮ
ダイオードにおけるｎバッファ層の不純物のピーク濃度
とバックパワー耐圧との関係を示す図、第１７図は第９
図の不純物プロファイルを持っＰＩＮダイオードと従来
のダイオードにおける高温逆回復時間と順方向電圧との
関係を示す図、第１８図は第９図の不純物プロファイル
を持つＰＩＮダイオードの他の構成を示す断面図、第１
９図は従来のＰＩＮ構造のダイオードの断面図、第２０
図はその不純物プロファイルを示す図、第２１図は従来
のアノードショート構造のＧＴＯの断面図、第２２図は
その不純物プロファイルを示す図である。 １０・・・ｎ型のシリコン半導体基板、１１・・・ｎバ
ッファ層、１２・・・ｐベース層、１３・・・ｎエミッ
タ層、１４・・・ｎエミッタ層、１５・・・ｎ型のアノ
ードショート層。 出願人代理人 弁理士 鈴江武彦 （ａ） （ｂ） 駕 １ 図 （ａ） （Ｃ）（ａ
） （ｄ）（ｂ）
（ｅ）戊歎時間（時間） 第５図 第 ７ 図 第 ８ 図 第１１図 第１２図 トψＬｎ寸（ｎへ、− と Σ ■ −寸 〉 シ≦ Σ Ｌｒ＞寸のへ 〉 ν −一
断面図、第２図はこの発明の他の実施例の製造方法を工
程順に示す断面図、第３図は第１図の実施例方法を詳細
に説明するための断面図、第４図は第２図の実施例方法
を詳細に説明するための断面図、第５図は上記各実施例
の方法を説明するための特性図、第６図、第７図及び第
８図は上記実施例の方法で製造されたＧＴＯの構成を示
すものであり、第６図は平面図及び断面図、第７図は断
面図、第８図は断面図、第９図は上記実施例の方法によ
り製造されたＰＩＮダイオードの不純物プロファイルを
示す図、第１０図は上記第９図の不純物プロファイルを
持つＰＩＮダイオードの特性図、第１１図ないし第１３
図はそれぞれ第９図の不純物プロファイルを持つＰＩＮ
ダイオードの断面図、第１４図は第９図の不純物プロフ
ァイルを持つＰＩＮダイオードと従来のダイオードにお
ける特性を比較して示す図、第１５図は第９図の不純物
プロファイルを持つこの発明のＰＩＮダイオードと従来
のダイオードのバックパワー耐圧特性を比較して示す図
、第１６図は第９図の不純物プロファイルを持つＰＩＮ
ダイオードにおけるｎバッファ層の不純物のピーク濃度
とバックパワー耐圧との関係を示す図、第１７図は第９
図の不純物プロファイルを持っＰＩＮダイオードと従来
のダイオードにおける高温逆回復時間と順方向電圧との
関係を示す図、第１８図は第９図の不純物プロファイル
を持つＰＩＮダイオードの他の構成を示す断面図、第１
９図は従来のＰＩＮ構造のダイオードの断面図、第２０
図はその不純物プロファイルを示す図、第２１図は従来
のアノードショート構造のＧＴＯの断面図、第２２図は
その不純物プロファイルを示す図である。 １０・・・ｎ型のシリコン半導体基板、１１・・・ｎバ
ッファ層、１２・・・ｐベース層、１３・・・ｎエミッ
タ層、１４・・・ｎエミッタ層、１５・・・ｎ型のアノ
ードショート層。 出願人代理人 弁理士 鈴江武彦 （ａ） （ｂ） 駕 １ 図 （ａ） （Ｃ）（ａ
） （ｄ）（ｂ）
（ｅ）戊歎時間（時間） 第５図 第 ７ 図 第 ８ 図 第１１図 第１２図 トψＬｎ寸（ｎへ、− と Σ ■ −寸 〉 シ≦ Σ Ｌｒ＞寸のへ 〉 ν −一
Claims (1)
- 【特許請求の範囲】 １ ｎ型の高比抵抗の第１半導体層と、 上記第１半導体層の一方面に不純物としてボロンを拡散
することにより形成されたｐ型の第２半導体層と、 上記第１半導体層の他方面に不純物としてリンを拡散す
ることにより形成されたｎ型の第３半導体層と、 上記第３半導体層の表面に形成された高濃度のｎ型の第
４半導体層とを具備し、 上記第１半導体層の比抵抗をρｎ（Ω・ｃｍ）、幅をＷ
ｎ（ｃｍ）としたときに、ρｎ／Ｗｎ≧１×１０＾４の
関係を満たすように第１半導体層の比抵抗及び幅が設定
されてなることを特徴とする高耐圧半導体装置。 ２ ｎ型の高比抵抗の第１半導体層の一方面に不純物と
してボロンを、他方面に不純物としてリンをそれぞれ導
入する工程と、 上記両不純物を同時に拡散させて上記第１半導体層の一
方面にｐ型の第２半導体層を、他方面にｎ型の第３半導
体層を形成する工程と を具備したことを特徴する高耐圧半導体装置の製造方法
。 ３ ｎ型ベース層の一方面に不純物としてボロンを、他
方面に不純物としてリンをそれぞれ導入する工程と、 上記両不純物を同時に拡散させて上記ｎ型ベース層の一
方面にｐ型ベース層を、他方面にｎ型バッファ層を形成
する工程と、 上記ｐ型ベース層及びｎ型バッファ層にそれぞれ不純物
を導入する工程と、 上記工程で導入された不純物を同時に拡散させて上記ｐ
型ベース層にはｎ型エミッタ層を、上記ｎ型バッファ層
にはｐ型エミッタ層とｎ型のアノードショート層をそれ
ぞれ形成する工程と を具備したことを特徴とする高耐圧半導体装置の製造方
法。 ４ ｎ型ベース層の一方面に不純物としてボロンを、他
方面に不純物としてリンをそれぞれ導入する工程と、 上記両不純物を同時に拡散させて上記ｎ型ベース層の一
方面にｐ型ベース層を、他方面にｎ型バッファ層を形成
する工程と、 上記ｎ型バッファ層にｐ型の不純物を選択的に導入した
後に拡散を行ないｐ型エミッタ層を形成する工程と、 上記ｐ型ベース層及び上記ｎ型バッファ層にｎ型の不純
物を選択的に導入した後に拡散を行ないｐ型ベース層に
ｎ型エミッタ層を、ｎ型バッファ層にｎ型のアノードシ
ョート層をそれぞれ形成する工程と を具備したことを特徴とする高耐圧半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8660788A JPH0642542B2 (ja) | 1988-04-08 | 1988-04-08 | 高耐圧半導体装置の製造方法 |
| US07/334,257 US5156981A (en) | 1988-04-08 | 1989-04-06 | Method of making a semiconductor device of a high withstand voltage |
| EP19890106216 EP0345435B2 (en) | 1988-04-08 | 1989-04-07 | Semiconductor device with a high breakdown voltage and method for its manufacture |
| DE89106216T DE68908281T2 (de) | 1988-04-08 | 1989-04-07 | Halbleiteranordnung mit hoher Durchbruchspannung und Verfahren für ihre Herstellung. |
| US07/911,293 US5223442A (en) | 1988-04-08 | 1992-07-09 | Method of making a semiconductor device of a high withstand voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8660788A JPH0642542B2 (ja) | 1988-04-08 | 1988-04-08 | 高耐圧半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01258476A true JPH01258476A (ja) | 1989-10-16 |
| JPH0642542B2 JPH0642542B2 (ja) | 1994-06-01 |
Family
ID=13891700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8660788A Expired - Fee Related JPH0642542B2 (ja) | 1988-04-08 | 1988-04-08 | 高耐圧半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5156981A (ja) |
| EP (1) | EP0345435B2 (ja) |
| JP (1) | JPH0642542B2 (ja) |
| DE (1) | DE68908281T2 (ja) |
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| JPH0468573A (ja) * | 1990-07-10 | 1992-03-04 | Toshiba Corp | 半導体装置 |
| JPH04287373A (ja) * | 1991-03-18 | 1992-10-12 | Hitachi Ltd | ゲートターンオフサイリスタ |
| JPH05243560A (ja) * | 1992-02-28 | 1993-09-21 | Hitachi Ltd | ゲートターンオフサイリスタ及びこれを用いた電力変換装置 |
| JP2006295014A (ja) * | 2005-04-14 | 2006-10-26 | Hitachi Ltd | Ｉｇｂｔとそれを用いた電力変換装置 |
| KR100795098B1 (ko) * | 2005-08-29 | 2008-01-17 | 홍장희 | 원적외선을 발하는 매트리스 및 그 제조방법 |
| JP2011103333A (ja) * | 2009-11-10 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
| JP2014146721A (ja) * | 2013-01-30 | 2014-08-14 | Hitachi Power Semiconductor Device Ltd | ダイオード及びその製造方法 |
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| US5248622A (en) * | 1988-10-04 | 1993-09-28 | Kabushiki Kashiba Toshiba | Finely controlled semiconductor device and method of manufacturing the same |
| US5264378A (en) * | 1990-04-20 | 1993-11-23 | Fuji Electric Co., Ltd. | Method for making a conductivity modulation MOSFET |
| JP3321185B2 (ja) * | 1990-09-28 | 2002-09-03 | 株式会社東芝 | 高耐圧半導体装置 |
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| JP3241526B2 (ja) * | 1994-04-04 | 2001-12-25 | 三菱電機株式会社 | ゲートターンオフサイリスタおよびその製造方法 |
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| DE102004005084B4 (de) | 2004-02-02 | 2013-03-14 | Infineon Technologies Ag | Halbleiterbauelement |
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-
1988
- 1988-04-08 JP JP8660788A patent/JPH0642542B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-06 US US07/334,257 patent/US5156981A/en not_active Expired - Lifetime
- 1989-04-07 DE DE89106216T patent/DE68908281T2/de not_active Expired - Fee Related
- 1989-04-07 EP EP19890106216 patent/EP0345435B2/en not_active Expired - Lifetime
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| EP0345435A3 (en) | 1990-04-25 |
| JPH0642542B2 (ja) | 1994-06-01 |
| EP0345435B2 (en) | 1996-06-05 |
| US5156981A (en) | 1992-10-20 |
| EP0345435B1 (en) | 1993-08-11 |
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