JPH01265543A - 半導体実装方式 - Google Patents

半導体実装方式

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JPH01265543A
JPH01265543A JP63094111A JP9411188A JPH01265543A JP H01265543 A JPH01265543 A JP H01265543A JP 63094111 A JP63094111 A JP 63094111A JP 9411188 A JP9411188 A JP 9411188A JP H01265543 A JPH01265543 A JP H01265543A
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JP
Japan
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semiconductor
substrate
mounting method
reduction
board
Prior art date
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Pending
Application number
JP63094111A
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English (en)
Inventor
Toshinao Kawashima
川島　利尚
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体をガラスエポキシ基板、フェノール基
板等にアルミ、金ワイヤーなどで接続する実装方式に関
する。
〔発明の概要〕
本発明は半導体をガラスエポキシ基板、フェノール基板
等にアルミ、金ワイヤーなどで接続する実装方式におい
て、前記ガラスエポキシ基板、フェノール基板等の裏面
のアース端子よりスルホールにて表裏の導通なとり、前
記スルーホール部に表面よりザグリを入れ、前記半導体
をザグリ部に落し込み、導電性ペースト等で接着実装し
たものである。
〔従来の技術〕
従来の半導体装方式には、第２図（α）に示すように半
導体をガラスエポキシ基板、フェノール基板等にザグリ
な入れ半導体を落し込み、アルミ、金ワイヤーなどで接
続する実装では、半導体をアースすることができなかっ
た。又、半導体をアースする場合には第２図Ｃｂ）に示
すように、半導体を落し込まず、基板表面にアースパタ
ーンを作成し接着していた。
〔発明が解決しようとする課項〕
しかし、前述の従来技術では、ザグリを入れ半導体を落
し込む実装方式では、半導体のアースが取れない為、メ
モリーエＯ，ＲＯＭ工ａ等でハネ具合の発生する場合が
あった。又、半導体を落し込まず、基板表面にアースパ
ターンを作成し接着する方式では、製品として厚くなっ
てしまった。
以上の様な問題点を有する。
そこで、本発明は、このような問題点を解決するもので
、その目的とするところは、基板上にザグリを有し、半
導体を落し込む為、製品を薄く、コンパクトにすると共
に、半導体のアースを取シ、動作不具合等を防ぐ実装方
式を提供するところにある。
〔課題を解決するための手段〕
本発明の半導体装方式は、半導体をガラスエポキシ基板
、フェノール基板等にアルミ、金ワイヤー等で接続され
る実装方式に於けるもので、その基板にザグリな有し、
スルーホールにより半導体をアースすることを特徴とす
る。
〔実施例〕
第１図は、本発明の実施例に於ける半導体装方式の断面
図であり、１は半導体、２は基板と半導体を接続する為
のアルミ、金ワイヤー等、３はガラスエポキシ基板、フ
ェノール基板等基板である。４は、半導体を接着する為
の導電性接着剤、５は基板の上下導通を取る為のスルー
ホールと、基板内に半導体を落し込み、尚半導体のアー
スを導電性の接着剤を介し、スルーホールにて裏側のア
ースパターンと接続した実装方式である。
〔発明の効果〕
以上、述べたように本発明によれば、基板内に半導体を
落し込み、半導体のアースを導電性の接着剤を介し、ス
ルーホールにてアースパターンと接続されていることに
より、薄型化が可能で、尚かつ、メモリーエＯ，ＲＯＭ
工Ｏ等の半導体使用時の不具合、ソフト書き込み上の不
具合がなくなり、不良率が低くなる為、低コスト化が可
能であるという効果を有する。
【図面の簡単な説明】
第１−は本発明の半導体装方式の構成実施例を示す断面
図、第２図は従来の半導体装方式の断面図であり、 第２図（α）は、従来技術の基板にザグリな入れ半導体
を落し込んだ実装方式の断面図。 第２図（ｂ）は、従来技術の基板表面にアースパターン
を有し、半導体をその上に実装した実装方式の断面図。 １・・・・・・・・・半導体 ２・・・・・・・・・アルミ、金ワイヤー等３・・・・
・・・・・ガラスエポキシ基板、フェノール基板等基板 ４・・・・・・・・・導電性接着剤又は接着剤５・・・
・・・・・・スルーホール ６・・・・・・・・・基板のアースパターン夏１　１ｆ
ｆｉ 第２図

Claims (1)

    【特許請求の範囲】
  1. 　半導体をガラスエポキシ基板、フェノール基板等にア
    ルミ、金ワイヤーなどで接続する実装方法において、半
    導体を前記ガラスエポキシ基板、フェノール基板に落と
    し込み、かつ、前記半導体の底面をスルホールにてアー
    スすることを特徴とする半導体実装方式。
JP63094111A 1988-04-15 1988-04-15 半導体実装方式 Pending JPH01265543A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63094111A JPH01265543A (ja) 1988-04-15 1988-04-15 半導体実装方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63094111A JPH01265543A (ja) 1988-04-15 1988-04-15 半導体実装方式

Publications (1)

Publication Number Publication Date
JPH01265543A true JPH01265543A (ja) 1989-10-23

Family

ID=14101323

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63094111A Pending JPH01265543A (ja) 1988-04-15 1988-04-15 半導体実装方式

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JP (1) JPH01265543A (ja)

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