JPS634731B2 - - Google Patents
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- Publication number
- JPS634731B2 JPS634731B2 JP56006671A JP667181A JPS634731B2 JP S634731 B2 JPS634731 B2 JP S634731B2 JP 56006671 A JP56006671 A JP 56006671A JP 667181 A JP667181 A JP 667181A JP S634731 B2 JPS634731 B2 JP S634731B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- output terminal
- gate
- terminal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ
（MOS−FET）で構成されるフリツプフロツプ
回路に関する。
（MOS−FET）で構成されるフリツプフロツプ
回路に関する。
この種の従来のフリツプフロツプ回路は、第１
図ａまたはｂに示すようにそれぞれ６個のたとえ
ばＮチヤンネル型MOS−FFTで構成されてい
た。すなわち、T1，T2およびT3・T4はそれぞれ
ノアゲート接続されたエンハンスメント型トラン
ジスタ、T5，T6はエンハンスメント型負荷トラ
ンジスタ、T′5，T′6はデイプレツシヨン型負荷ト
ランジスタである。
図ａまたはｂに示すようにそれぞれ６個のたとえ
ばＮチヤンネル型MOS−FFTで構成されてい
た。すなわち、T1，T2およびT3・T4はそれぞれ
ノアゲート接続されたエンハンスメント型トラン
ジスタ、T5，T6はエンハンスメント型負荷トラ
ンジスタ、T′5，T′6はデイプレツシヨン型負荷ト
ランジスタである。
このような第１図のフリツプフロツプ回路の動
作は、周知の如くその出力Ｑが高，低いずれのレ
ベルでも電源電流IDDが消費され、かつこの消費
により出力Ｑレベルを安定に保持するものであ
り、また出力Ｑ，の反転性が必ずしも均一でな
く、しかも反転動作速度が充分高いものではなか
つた。
作は、周知の如くその出力Ｑが高，低いずれのレ
ベルでも電源電流IDDが消費され、かつこの消費
により出力Ｑレベルを安定に保持するものであ
り、また出力Ｑ，の反転性が必ずしも均一でな
く、しかも反転動作速度が充分高いものではなか
つた。
本発明は上記の事情に鑑みてなされたもので、
ゲート容量を利用して状態保持を行なう状態保持
用トランジスタを２個追加することによつて、消
費電流の激減化、反転性の均一化、反転動作の高
速化を実現可能なフリツプフロツプ回路を提供す
るものである。
ゲート容量を利用して状態保持を行なう状態保持
用トランジスタを２個追加することによつて、消
費電流の激減化、反転性の均一化、反転動作の高
速化を実現可能なフリツプフロツプ回路を提供す
るものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第２図において、トランジスタT1〜T8はそれ
ぞれ同じ半導体基板上に形成されたたとえばＮチ
ヤンネルエンハンスメント型のMOS−FETであ
り、T1，T3，T6，T8は駆動用トランジスタ、
T2，T5はゲート容量を利用して状態保持を行な
うために追加された状態保持用トランジスタ、
T4，T7は状態保持用トランジスタであり、トラ
ンジスタT3，T4はドレイン相互、ソース相互が
接続されてノアゲートを形成し、同様にトランジ
スタT7，T8相互もノアゲートを形成するように
接続されている。
ぞれ同じ半導体基板上に形成されたたとえばＮチ
ヤンネルエンハンスメント型のMOS−FETであ
り、T1，T3，T6，T8は駆動用トランジスタ、
T2，T5はゲート容量を利用して状態保持を行な
うために追加された状態保持用トランジスタ、
T4，T7は状態保持用トランジスタであり、トラ
ンジスタT3，T4はドレイン相互、ソース相互が
接続されてノアゲートを形成し、同様にトランジ
スタT7，T8相互もノアゲートを形成するように
接続されている。
そして、トランジスタT3，T4，T7，T8のそー
スは基板電位VSS（本例の場合は接地電位）に接続
され、トランジスタT3，T4のドレインは出力端
Ｑに接続され、トランジスタT7，T8のドレイン
は出力端Ｑに接続され、さらにトランジスタT3
のゲートはセツト入力端Ｓ、トランジスタT4の
ゲートは出力端Ｑ、トランジスタT7のゲートは
出力端、トランジスタT8のゲートはリセツト
入力端Ｒにそれぞれ接続されている。
スは基板電位VSS（本例の場合は接地電位）に接続
され、トランジスタT3，T4のドレインは出力端
Ｑに接続され、トランジスタT7，T8のドレイン
は出力端Ｑに接続され、さらにトランジスタT3
のゲートはセツト入力端Ｓ、トランジスタT4の
ゲートは出力端Ｑ、トランジスタT7のゲートは
出力端、トランジスタT8のゲートはリセツト
入力端Ｒにそれぞれ接続されている。
一方、トランジスタT1，T2はドレイン相互、
ソース相互の接続によりオア接続され、トランジ
スタT5，T6もドレイン相互、ソース相互の接続
によりオア接続されている。そして、トランジス
タT1，T2，T5，T6のドレインは電源端子VDD
（VDD電位）に接続され、トランジスタT1，T2の
ソースは出力端、トランジスタT5，T6のソー
スは出力端Ｑ、トランジスタT1のゲートはリセ
ツト入力端Ｒ、トランジスタT2のゲートは出力
端、トランジスタT5のゲートは出力端Ｑ、ト
ランジスタT6のゲートはセツト入力端Ｓに接続
されている。
ソース相互の接続によりオア接続され、トランジ
スタT5，T6もドレイン相互、ソース相互の接続
によりオア接続されている。そして、トランジス
タT1，T2，T5，T6のドレインは電源端子VDD
（VDD電位）に接続され、トランジスタT1，T2の
ソースは出力端、トランジスタT5，T6のソー
スは出力端Ｑ、トランジスタT1のゲートはリセ
ツト入力端Ｒ、トランジスタT2のゲートは出力
端、トランジスタT5のゲートは出力端Ｑ、ト
ランジスタT6のゲートはセツト入力端Ｓに接続
されている。
次に第２図の動作を説明する。いまセツト入力
端子Ｓが“１”レベル（VDD），リセツト入力端
Ｒが“０”レベル（VSS）のとき、トランジスタ
T3，T6はオン、T1，T8はオフとなり、出力端
は“０”となるのでT2，T7はオフ、したがつて
出力端Ｑは“１”となり、T4はオンとなる。こ
のため、電源端子VDD→T6，T4→VSS電位の経路
に電流が流れ出力端Ｑがチヤージアツプされ出力
端がデイスチヤージされる。
端子Ｓが“１”レベル（VDD），リセツト入力端
Ｒが“０”レベル（VSS）のとき、トランジスタ
T3，T6はオン、T1，T8はオフとなり、出力端
は“０”となるのでT2，T7はオフ、したがつて
出力端Ｑは“１”となり、T4はオンとなる。こ
のため、電源端子VDD→T6，T4→VSS電位の経路
に電流が流れ出力端Ｑがチヤージアツプされ出力
端がデイスチヤージされる。
このようなアクテイブ（動作）状態に次いで、
セツト入力端Ｓが“０”レベルになると回路は保
持状態になる。すなわち、この保持状態において
は、T3，T6はオフに反転するが、T5のゲートに
保持されたチヤージにより出力端Ｑの“１”状態
およびT4のオン、出力端の“０”レベル状態
が実用上充分な長期間保持される。したがつて、
この保持期間における電源消費電流は極めて少な
く、トランジスタのリーク電流のみである。
セツト入力端Ｓが“０”レベルになると回路は保
持状態になる。すなわち、この保持状態において
は、T3，T6はオフに反転するが、T5のゲートに
保持されたチヤージにより出力端Ｑの“１”状態
およびT4のオン、出力端の“０”レベル状態
が実用上充分な長期間保持される。したがつて、
この保持期間における電源消費電流は極めて少な
く、トランジスタのリーク電流のみである。
次にリセツト入力端Ｒに“１”レベルが加わつ
たとすると、T8，T1がオンに反転し、T5のチヤ
ージがT8を通じて直ちに放出されるので、出力
端Ｑは直ちに“０”レベルに反転し、かつT4が
オフ反転して出力端は直ちに“１”レベル反転
する。すなわち反転動作速度が充分高い。そし
て、出力端の“１”レベルによりT7がオン反
転し、電源端子VDD→T1，T7→VSS電位の経路に
電流が流れ出力端がチヤージアツプされ出力端
Ｑがデイスチヤージされる。
たとすると、T8，T1がオンに反転し、T5のチヤ
ージがT8を通じて直ちに放出されるので、出力
端Ｑは直ちに“０”レベルに反転し、かつT4が
オフ反転して出力端は直ちに“１”レベル反転
する。すなわち反転動作速度が充分高い。そし
て、出力端の“１”レベルによりT7がオン反
転し、電源端子VDD→T1，T7→VSS電位の経路に
電流が流れ出力端がチヤージアツプされ出力端
Ｑがデイスチヤージされる。
したがつて、こののちリセツト入力端Ｒが
“０”レベルになると、T1，T8がオフ反転して回
路が保持状態になるが、T2のチヤージにより出
力端の“１”レベル状態およびT7のオン、出
力端Ｑの“０”レベル状態が長期間保持されるの
で、電源消費電流は極めて少ない。また、上述し
たようなリセツト入力が“１”になつたときの
T5のデイスチヤージによる出力Ｑのレベル反転
時間と、セツト入力が“１”になつたときにそれ
以前の保持状態においてチヤージされていたT2
のデイスチヤージによる出力のレベル反転時間
とは、T5，T2の特性を同等に構成しておくこと
によりほぼ等しくすることができ、上記回路は反
転動作の均一性が非常に良い。
“０”レベルになると、T1，T8がオフ反転して回
路が保持状態になるが、T2のチヤージにより出
力端の“１”レベル状態およびT7のオン、出
力端Ｑの“０”レベル状態が長期間保持されるの
で、電源消費電流は極めて少ない。また、上述し
たようなリセツト入力が“１”になつたときの
T5のデイスチヤージによる出力Ｑのレベル反転
時間と、セツト入力が“１”になつたときにそれ
以前の保持状態においてチヤージされていたT2
のデイスチヤージによる出力のレベル反転時間
とは、T5，T2の特性を同等に構成しておくこと
によりほぼ等しくすることができ、上記回路は反
転動作の均一性が非常に良い。
なおセツト入力端Ｓ，リセツト入力端Ｒに共に
“１”レベルが加わつた所謂禁止状態においては、
出力端ＱのレベルはT6，T8のインピーダンス比
でほぼ決まり、出力端のレベルはT1，T3のイ
ンピーダンス比でほぼ決まるようになる。
“１”レベルが加わつた所謂禁止状態においては、
出力端ＱのレベルはT6，T8のインピーダンス比
でほぼ決まり、出力端のレベルはT1，T3のイ
ンピーダンス比でほぼ決まるようになる。
なお上記実施例は、Ｎチヤンネルトランジスタ
を使用したが、Ｐチヤンネルトランジスタを使用
して構成することも可能である。
を使用したが、Ｐチヤンネルトランジスタを使用
して構成することも可能である。
上述したように本発明のフリツプフロツプ回路
によれば、ゲート容量により電荷を保持して回路
の状態保持を行なうためのトランジスタを追加す
ることによつて、消費電流の激減化、反転動作の
均一化、反転動作の高速化を実現でき、集積回路
に適用して極めて好都合である。
によれば、ゲート容量により電荷を保持して回路
の状態保持を行なうためのトランジスタを追加す
ることによつて、消費電流の激減化、反転動作の
均一化、反転動作の高速化を実現でき、集積回路
に適用して極めて好都合である。
第１図ａ，ｂはそれぞれ従来のフリツプフロツ
プ回路を示す回路図、第２図は本発明に係るフリ
ツプフロツプ回路の一実施例を示す回路図であ
る。 T1〜T8……トランジスタ、Ｓ……セツト入力
端、Ｒ……リセツト入力端、VDD……電源端子、
Ｑ，……出力端。
プ回路を示す回路図、第２図は本発明に係るフリ
ツプフロツプ回路の一実施例を示す回路図であ
る。 T1〜T8……トランジスタ、Ｓ……セツト入力
端、Ｒ……リセツト入力端、VDD……電源端子、
Ｑ，……出力端。
Claims (1)
- １ それぞれ同じチヤンネルタイプのエンハンス
メント型の複数個の絶縁ゲート電界効果トランジ
スタにより構成されるフリツプフロツプ回路にお
いて、８個のトランジスタT1〜T8のうちトラン
ジスタT1，T2，T5，T6のドレイン側を電源電圧
端に接続し、トランジスタT3，T4，T7，T8のソ
ース側をトランジスタの基板電位端に接続し、ト
ランジスタT1，T2のソース側とトランジスタ
T3，T4のドレイン側とを接続してその接続点を
出力端とし、トランジスタT5，T6のソース側
とトランジスタT7，T8のドレイン側とを接続し
てその接続点を出力端Ｑとし、トランジスタT3，
T6のゲートをセツト入力端Ｓに接続し、トラン
ジスタT1，T8のゲートをリセツト入力端Ｒに接
続し、トランジスタT2，T7のゲートを前記出力
端に接続し、トランジスタT4，T5のゲートを
前記出力端Ｑに接続してなることを特徴とするフ
リツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56006671A JPS57121315A (en) | 1981-01-20 | 1981-01-20 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56006671A JPS57121315A (en) | 1981-01-20 | 1981-01-20 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57121315A JPS57121315A (en) | 1982-07-28 |
| JPS634731B2 true JPS634731B2 (ja) | 1988-01-30 |
Family
ID=11644829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56006671A Granted JPS57121315A (en) | 1981-01-20 | 1981-01-20 | Flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57121315A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744013U (ja) * | 1991-02-04 | 1995-10-24 | 正郎 中島 | ミラー付シェルター |
-
1981
- 1981-01-20 JP JP56006671A patent/JPS57121315A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744013U (ja) * | 1991-02-04 | 1995-10-24 | 正郎 中島 | ミラー付シェルター |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57121315A (en) | 1982-07-28 |
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