JPS63180218A - 計数回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル回路に用いられる計数回路に関し
、特に不定のタイミングで入力される信号を計数するた
めの回路に関する。

〔従来の技術〕

従来、上記計数回路は例えばマイクロプロセッサ等のデ
ィジタル処理回路に使用きれており、ディジタル処理回
路とは非同期に外部から入力される信号の計数用として
動作するものである。ディジタル処理回路では、前記外
部からの信号の入力数に応じ℃処理モードが定められて
いる。例えば、外部入力信号として外部周辺装置から入
力されるウェイト信号が用いられる場合、前記計数回路
は待ち時間の制御カウンタとして動作する。この場合、
モードＡが指定されるとウェイト信号が１回入力された
時検出信号を発生し、モードＢが指定されるとウェイト
信号が２回入力された時検出信号を発生する。このよう
にして、指定されたモードに応じた数のウェイト信号が
入力された時検出信号を発生することによって、クエイ
ト時間の制御を行なう。

従来提案されているかかる計数回路は、第６図に示すよ
うに複数のフリ、グ・フロッグからなるバイナリカウン
タ５０（この例では２ビ、トのバイナリカウンタが７リ
ツグ・フロ、プ２３，２４によって構成されている）と
、バイナリカウンタの計数内容をデコードするデコーダ
６０（インバータ２６．２７．ＮＡＮＤゲート２８．２
９．３０）と、指定されたモードに応じてデコーダ出力
の１つを選択する選択回路７０とからなっている。バイ
ナリカウンタは入力信号Ｃに応じて内容をようするカウ
ンタで、フリップ−７０ツグ２４が下位ビット。フリ、
グーフロ、プ２３が上位ビットとして割り当てられてい
る。各フリ、グ・７０ツグはキャリー信号が入力される
トリガ端子のを有しており、下位ビットから上位ビット
へのキャリーの伝搬はＡＮＤゲート２５を介し１行なわ
れる。

デコーダ６０は、カウンタの内容が“００＃の時、ＮＡ
ＮＤゲート３０の出力を１０”（低アクティブ）とし、
′０１”および１１０＃の時ＮＡＮＤゲート２９．２８
の出力を夫々＠０”とする。選択回路はモード指定信号
Ａ、Ｈに基いてどのＮＡＮＤゲートの出力をＮＯＲゲー
ト３８に印加するかを制御するもので、その関係は第８
図に示されている。

すなわち、第１のモード（Ａ＝Ｏ，Ｂ＝１　）の時は、
入力信号Ｃが１回入力された時に検出信号を出すモード
である。このモードではトランスファーゲート３６がオ
ンとなシ、ＮＡＮＤゲート３０の出力１ｏ＃がＮＯＲゲ
ート３８に入力される０ＮＡＮＤゲート３０はカウンタ
が＠ｏ、ｏ”の時ご０”出力を出すので、次の入力信号
Ｃが入力された時ＮＯＲ，ゲート３８の出力は＠１＃と
なる。従って、次段のＮＯＲゲート３９の出力はこの時
＠０”となシ、検出用フリ、グ・フロ、グ４０をセット
し、そのＱ出力を１１”とする。第２のモード（Ａ＝１
、Ｂ＝Ｏ）では、選択回路７０のトランスファーゲート
３３と３５がオンするので、Ｎ　ＡＮ　Ｄゲート２９の
出力″″０”がＮＯＲゲート３８に入力される。

ＮＡＮＤゲート２９はカウンタの内容が”０．１＝の時
に１０”となるので、次の入力信号Ｃが入力された時、
すなわち２回目の入力信号Ｃが発生した時ＮＯＲゲート
３８の出力が″１”とな、９　、ＮＯＲゲート３９の出
力は＠０＃となってフリ、グ・フロップ４０はセットさ
れる。第３のモード（Ａ＝１゜８＝１）の時は、トラン
スファーゲート３４．３５がオンし、カウンタが″１．
０”の時″″０”になるＮＡＮＤゲート２８の出力がＮ
ＯＲゲート３８に入力され、３回目の入力信号Ｃが入力
された時７リツグ・フロッグ４（Ｈ’！セットされる。

なお、Ａ＝０゜Ｂ＝０の時はＮＯＲゲート３７の出力が
＠１”となシ、フリップ・フロ、プ４０は強制的にセッ
トされ、カウンタの動作を無効にする。

第６図に示した計数回路は前述したとおり、指定された
モードに従って入力信号Ｃの数を計数し、入力信号Ｃと
同期して検出信号りを発生するものである。

〔発明が解決しようとする問題点〕

上述した従来の第６図に示す計数回路は、第１に回路構
成が非常に複雑であり、集積化が困難であるという大き
な欠点がある。すなわち、３種類のモードを指定するの
に、２ビ、トのカウンタ５０および複雑なデコーダ６０
が必ず必要である。しかも、カウンタはバイナリ−カウ
ンタであるため、各７す、グ・フロ、グ２３．２４の構
成は第７図に示すようにキャリー制御部４１〜４４が必
要なため、それ自体数多くのゲート素子が必要である。

第２に、モード数が増えるとそれに伴ってカウンタのビ
ット数を増加しなければならないだけでなく、当然デコ
ーダのみならず選択回路の構成をも変更してさらに複雑
なものにしなければならないという大がかシな設計変更
を敬する欠点がある。

従って、本発明の目的は極めて簡単な回路構成で作成で
きる計数回路を提供することにあシ、またモード数が増
加しても大がかシな設計変更を要しない新規な計数回路
を提供することである。

〔問題点を解決するための手段〕

本発明の計数回路はバイナリ−カウンタに変えて入力信
号を受ける毎に出力が反転するトグル７リツグ・フロ、
グを採用し、このトグルフリップ・７０．グの出力と、
該トグルフリップ・フロ。

グの出力の変化数を検出する回路の出力と、入力信号の
数を規定するモード信号とに基いて規定された数の入力
信号を計数して最後の入力信号に同期し℃出力信号を発
生することを特徴とする。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は、本発明をモード信号が２と、ト（Ａ。

Ｂ）の時の計数回路に実施した場合の一冥施例を示す回
路図である。本実施例回路は、リセット信号ＲＥＳＥＴ
　（低アクティブ）により出力信号（以下、Ｔ出力とい
う）が＠１”にイニシャライズされ、且つ入力信号（以
下、Ｃという）の立ち上がり工、ジで以前のＴ出力の値
を反転するトグルフリ、グｅ７０，１回路１と、前記ト
グル７す、グ・７０．グ回路のＴ出力の最初の変化値を
２．チし、引き続く次の変化点で前記トグル７す、グ・
フロッグ回路のＴ出力が変化したことを示す信号を出力
する回路と、各モードに応じた入力信号数を示す信号Ｇ
７を出力する機能を有するマルチ・ブレフサ−と、検出
信号りを出力する回路とにより構成されている。

次に動作を説明する。初期状態ではリセット信号（Ｒ，
ＥＳＥＴ）が入力され、トグルフリップ・フロップ回路
１のＱ出力端（Ｔ出力）は′１＃、セ、ト嗜すセットフ
リ、プ・フロ、グ２および１゜のＱ出力は＠０”にイニ
シャライズされる。この後、そ−ド信号（Ａ＝０．８＝
１　）が設定されると、ＮＯＲゲート４の出力Ｇ２は’
０’、ＮＡＮＤゲート５の出力Ｇ３は″１”となｊ５、
ＮＯＲゲート６の出力Ｇ４は０＃となる。従って、との
状態で最初の入力信号Ｃが入力されると、その立下りに
応答してＮＯＲゲート７の出力Ｇ５は″１＃となり、Ｎ
ＯＲゲート９の出力Ｇ７は＠Ｏ＃となる。よって、この
モードの時は１個の入力信号Ｃを検出して、７す、グｅ
　７　ｃ２．グｌＯがセットされ、検出信号りを発生す
る。

一力、モード信号（Ａ＝１．Ｂ＝ｏ）が設定されるとＮ
ＯＲ，ゲート４の出力Ｇ２は０＃となる。

また、Ａ＝１であ、９．Ｇｌが″１”であるため、ＮＡ
ＮＤゲート５のＧ３出力は１０”である。この時、１回
目の入力信号Ｃが入力されると４Ｔ出力は＠Ｏ”になシ
、それによってフリ、グ・フロ。

グ２はセットされＱ出力は＠１ｍとなる。しかし、ＮＡ
ＮＤゲート３の人力は＠０．１”であるためＧｌ出力は
変化せず＠１”のままである。−刀、Ｔ出力が＠Ｏ＃に
変化したので、ＮＯＲゲート４の出力Ｇ２が＠１”とな
り、ＮＯＲケート６の出力Ｇ４は１０”となる。よっ℃
、さらに次の（２回目の）入力信号Ｃが入力された時、
その立下りに同期してＮＯＲケート７の出力Ｇ５が１１
＃となり、Ｇ７出力は１０”となる。よって、Ａ＝１．
Ｂ＝０のモードでは、入力信号Ｃが２回入力されると、
７す、プ・フロッグ１０はセットされ検出信号りが出力
される。

また、Ａ＝１．Ｂ＝１のモードでは、ＮＯＲゲート４の
出力Ｇ２は１０１に固定され、ＮＯＲゲート６の出力Ｇ
４は前段のＮＡＮ　Ｄゲート５の出力Ｇ３によって決定
される。この状態では最初の入力信号ＣによってＴ出力
は反転され０＃になり、フリ、７・フロ、グ２はセット
されＱ出力は１＃となる。しかし、ＮＡＮＤゲート３の
出力Ｇ１はこの時１１＃のままであり、ＮＡＮＤゲート
５の出力Ｇ３も変化せず″Ｏ”のままである。さらに、
次の入力信号Ｃ（２回目）が入力されると、トグルフリ
ップ・フロッグ１のＴ出力は再度反転されて１１”にな
る。−万、フリップ・７０ツグ２は既に″１”にセット
サれているので、ＮＡＮＤゲート３の出力Ｇ１は＠Ｏ＃
に変化する。よって、ＮＡＮＤクート５の出力Ｇ３は“
１″となシ、ＮＯＲケート６の出力Ｇ４はＯ”となる。

この結果、３回目の入力信号Ｃの立下りに同期してＮＯ
凡ゲート７の出力Ｇ５は＠１”となシ、ＮＯＲゲート９
の出力Ｇ７は初めて″Ｏ”になる。そして、フリップ・
７０，１１０はセットされ検出信号りが出力される（第
５図参照）。

以上のように、本実施例によれば入力信号を受ける毎く
出力か反転するトグルフリップ・フロラフト、該トグル
フリ、グ・フロ、プの最初の出力の変化を検出し、さら
にその次の変化に応じて出力信号を発生することにより
反転回数を検出する手段と、前記トグルフリップ・フロ
ップの出力および検出手段の出力とモード信号とに基い
て入力信号に同期した検出信号を発生する回路とを設け
ることによって、回路構成を簡素化した計数回路が得ら
れる。とくに、計数手段として従来のように複数ビット
のカウンタをもつ必要はなく、１ビツトの（単一の）ト
グルフリップ・７０．グだけでよい。しかも、その回路
構成は第２図に示すようにキャリー制御部の不要な簡単
な回路でよい。

第３図はフリップ・７０ツグ２および１０の内部回路図
である。また、第４図はモード信号と計数値との関係を
示す図である。

第９図は、本発明をモード信号が３ピツ）（Ａ。

Ｂ、Ｂ）の時の計数回路に実施した場合の回路図である
。第１１図は第９図の動作（ここではＥ＝１、Ａ＝１．
Ｂ＝１　：　４回目の入力信号を検出）を示すタイミン
グ図である。本実施例には、５つのモードがあり、Ｅ＝
０．Ａ＝０．Ｂ＝０の時はＧ９→ＧＩＯ→Ｄが、Ｅ＝０
．　Ａ＝Ｑ、　Ｂ＝ｌの時はＧ６→Ｇ７→Ｇ８→ＧｌＯ
→Ｄが、Ｅ＝０゜Ａ＝１．Ｂ＝０の４！２Ｇ５−＋Ｇ７
−＋Ｇ８−＞ＧＩＯ→Ｄが、Ｅ＝Ｑ、Ａ＝１．Ｂ＝１の
時は０１→Ｇ３→Ｇ４→Ｇ６→Ｇ７→Ｇ８→ＧＩＯ→Ｄ
が、Ｅ＝１．Ａ＝１．Ｂ＝１の時はＧ１→Ｇ２→Ｇ４→
Ｇ６→Ｇ７→Ｇ８→ＧＩＯ→Ｄが、それぞれ有効なパス
となる。ここでは、Ｅ＝１．Ａ＝１．Ｂ＝１の場合につ
いて、その動作原理を第１１図をもとに説明することに
する。リセット直後のＴの値は″１″であるが、Ｃの最
初の立ち上がりエッヂで＠０”になる。１゛＝０の値は
次段のう、子回路２にラッチされ、次のＣの立ち上がり
エッヂで０１の値は＠０”Ｋなる。さらに次のＣの立ち
上がりエッヂで０２は＠１”となり同時に０４＝０゜Ｇ
６＝１．０７＝０となって、４回目のＣの立ち下がりエ
ッヂで０８＝１．０Ｉ　Ｏ＝０となり４回目のＣを検出
したことを示すＤの値が１１”となる。このように、モ
ード数を増加しても、トグル７リツプーフロツグとマル
チプレクサとの回路構成を変更する必要はなく、トグル
フリップ・フロ、プの反転回数を検出する回路だけを若
干変更するだけでよい。第１０図は第９図の真理値を示
す図である。

〔発明の効果〕

以上説明したように本発明の計数回路は、トグル７す、
グ・フロッグ回路、前記トグル７リツグ・フロ、グ回路
の出力信号値の最初の変化値をラッチし、次の変化点で
前記トグルフリップ・フロップ回路の出力信号値が変化
したことを示す信号を出力する回路を宮む回路およびモ
ード信号によって動作するマルチプレクサによシ非常に
簡単に構成することができる。さらに、計数機能の有無
を示すモードを含む場合（本＊施例では、Ａ＝０゜８＝
Ｏの時）、フリップ・フロ、グ１０および１４は常にセ
ットされ、計数動作を無効罠することもできる。また、
トグル７す、グ・フロ、グ回路（第２図）は従来のＲ，
ＴＦＦ回路（第７図）に比べて、両者を１相のスタテイ
、り・う、子回路で構成しても、その構成素子数を大巾
に削除することができる（モード数が４つの場合、４０
数チ程変）という効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図は、
トグルフリップ・フロップ回路を１相のスタティック・
う、子回路で構成した場合の一例を示す回路図、第３図
はＲ８ラッチ回路図、第４図は第１図の真理値を示す図
、第５図は、第１図の動作を示すタイミング図（但し、
Ａ＝１．Ｂ＝１の場合）、第６図は従来の計数回路の回
路図、第７図はＲＴ　Ｆ’Ｆ’回路を１相のスタテイ、
り・ラッチ回路で構成した場合の回路図、第８図は第６
図の真理値を示す図、第９図は本発明の他の実施例の回
路図、第１０図はその真理値を示す図、第１１図はタイ
ミング図である。 ＲＥＳＥＴ・・・・・・リセット信号（ロー・アクティ
ブ）、Ｃ・・・・・・入力信号、Ａ、Ｂ・・・・・・モ
ード信号、Ｔ・川・・トグルフリップ・フロ、プ回路の
出力信号、ｏｌ。 Ｏ８・・・・・・カウンタの出力信号、Ｄ・・・・・・
検出信号、１・・・・・・トグルフリ、グ・フロック回
路、２，１０゜４０・・−・・・ＲＳ　７１７ツグ・フ
ロ、グー路、３，５゜１４．１５，２１．２２．２８〜
３０．４７゜４８−・・−・ＮＡＮＤゲート、４．６〜
９．１９．２０゜３７〜３９．４２．４３．５２．５３
・・・・・・ＮＯＲ。 ゲート、１１．１６，２６．２７．３１．３４゜４４．
４９・・・・・・インバータ、１２．１３．４５゜４６
・・・・・・ＯＲゲート、１７，１８，２５，４１゜５
０．５１・・・・・・ＡＮＤケート、２３．２４・・・
・・・Ｒ，ＴＦＦ回路、　３２，３３．３５．３６・・
・・・・トランスファーゲート、０１〜Ｇ７・・・・・
・ゲート出力。 第２図 第４図 第１０図 第３図 Ｇ１ ｎつ 帛 第５図 第７図（従来俟１） 第８゛図（従来仲Ｉ）

Claims (1)

【特許請求の範囲】
1. 入力信号の入力毎に出力が反転するトグルフリップ・フ
   ロップ回路と、前記トグルフリップ・フロップ回路の出
   力の変化数を検出する回路と、前記入力信号の数を規定
   するモード信号と前記トグルフリップ・フロップ回路の
   出力と前記検出回路の出力とに基いて、規定された数の
   入力信号が入力された時、その最後の入力信号に同期し
   て計数結果を示す信号を発生する回路とを有することを
   特徴とする計数回路。