JPH01291359A - マルチマイクロプロセッサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 複数のマイクロプロセッサを時分割で処理を行うように
制御するマルチマイクロプロセッサ装置に関し、 複数のＣＰＵを用いて実質的な処理時間を短縮すること
を目的とし、 割り込み処理により動作する複数の中央処理装置と、前
記複数の中央処理装置に、それぞれラッチ回路を介して
接続された１つのメモリと、前記複数の中央処理装置が
割り込み処理を行っているか否かを判定し、割り込み処
理を行っていない中央処理装置に対して、割り込み処理
の切替えをする切替判定回路とを具備するように構成す
る。

〔産業上の利用分野〕

本発明は、複数のマイクロプロセッサを時分割で処理を
行うように制御するマルチマイクロプロセッサ装置に関
する。

〔従来の技術〕

従来、８ビツト系あるいは１６ビツト系の汎用ＣＰＵ（
中央処理装置）におけるデータ処理は、ＲＯＭ　（Ｒｅ
ａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）　、ＲＡＭ　（Ｒａｎ
ｄａｍＡｃｃｅｓｓ　Ｍｅｍｏｒい等の記憶装置に格納
される命令を、所定のフェッチサイクルにより読み出し
、その命令を解読して、実行する。ところが、近年、Ｒ
ＡＭ等のメモリ素子のアクセス時間が高速になってきて
おり、ＣＰＵの処理時間の方が遅くなり、メモリが待た
されることがある。そのため、複数のＣＰｔＪを用いて
処理を行うマルチマイクロプロセッサシステムがある。

このようなマルチシステムでは、例えば、ＣＰＵを２つ
用いて、１つのＣＰＵで入出力装置を制御し、他のＣＰ
Ｕでメモリのアクセスを行うように、２つのＣＰＵが入
出力装置、メモリ等の処理の分担を行っている。

〔発明が解決しようとする課題〕

しかし、従来のマルチシステムでは、例えば入出力装置
を制御するＣＰＵと、メモリをアクセスするＣＰＵの負
荷率が違うことがあり、負荷の少ない方のＣＰＵが遊ん
でしまうことがあった。従って、２つのＣＰＵを用いて
も全体として処理時間を向上できないという問題点があ
った。

本発明は、このような問題点を解決するために成された
もので、複数のＣＰＵを用いて実質的な処理時間を短縮
することができるマルチマイクロプロセッサ装置を提供
することを目的とする。

〔課題を解決するための手段〕

上記問題点は、割り込み処理により動作する複数の中央
処理装置を設け、これら複数の中央処理装置に、それぞ
れラッチ回路を介して１つのメモリを接続し、前記複数
の中央処理装置が割り込み処理を行っているか否かを判
定し、割り込み処理を行っていない中央処理装置に対し
て、割り込み処理の切替えをする切替判定回路を設けた
マルチマイクロプロセッサ装置により解決される。

〔作　　　用〕

本発明のマルチマイクロプロセッサ装置では、切替判定
回路は複数の中央処理装置が割り込み処理を行っている
か否かを判定し、割り込み処理を行っていない中央処理
装置に対して、割り込み処理の切替えをする。切替判定
回路により中央処理装置は、割り込み処理を開始する。

従って、中央処理装置は、同時に複数の割り込み処理を
行うことができ、実質的な処理時間が短縮される。

〔実　　施　　例〕

以下、本発明の一実施例について、図面に即して説明す
る。

第１図は、本発明の実施例のマルチマイクロプロセッサ
装置のブロック図である。同図において、マルチマイク
ロプロセッサ装置は、第１のＣＰＵ１１と第２のＣＰＵ
１２とを備え、それぞれｃｐＵｌｌ、１２は第１及び第
２のラッチ回路１３．１４を介してハスラインで１つの
メモリ１５に接続されている。上記第１のＣＰＵＩＩと
第２のＣＰＵ１２とは、ともに割り込みのみにより処理
が行われるようになっている。従って、このような第１
のＣＰＵＩＩと第２のＣＰＵ１２のプログラムのメイン
ルーチンは、例えば、アセンブラ言語では、１０００番
地に格納されるＮ　ＯＰ　（Ｎｏ　０ｐｅｒａ−ｔｉｏ
ｎ：何もしない）の命令と、１００１番地に格納される
Ｊ　Ｕ　Ｎ　Ｐ　１０００（１０００番地に飛ぶ）の命
令だけにより構成される。そして、切、替判定回路１６
は、上記第１のＣＰＵＩＩと第２のＣＰＵＩ　２が割り
込み処理を行っているか判定し、いずれかのＣＰＵ１ｌ
、１２に対して次の処理ベクタに従ったデータを転送す
るように制御する。この切替判定回路１６による割り込
み処理の判定は、例えばスタックエリアのアクセスを監
視して、ＣＰＵＩ　１．１２があらかじめ格納されてい
るスタックポインタの位置を読んだときに、割り込み処
理が終了したと判断し、その情報を記憶する。

第２図は、切替判定回路１６における割り込み処理終了
を判別するための一例を示すブロック図である。同図に
おいて、図示しない入出力装置から出力される割り込み
要求信号（ＩＲＱ）は、割り込め開始検出回路２１に与
えられる。この割り込み開始検出回路２１は、割り込み
開始時において、最初のメモリチップが選択されたこと
を検出する回路である。この割り込み開始検出回路２１
による検出信号は、第１のアドレスラッチ回路２２に与
えられ、割り込み開始時におけるスタックポインタの位
置がアドレスデータとして記憶される。また、第２のア
ドレスラッチ回路２３は、割り込み開始以降のスタ・７
クポインタの位置がアドレスデータとして記憶される。

そして、上記第１及び第２のアドレスラッチ回路２２．
２３の出力は、それぞれ比較回路２４に与えられ、一致
が判別される。この比較回路２４の一致出力は、切替制
御回路２５に与えられる。この切替制御回路２５は、比
較回路２４の一致出力により、いずれのＣＰＵＩＩ、１
２が割り込み処理を終了しているか記憶し、新しい割り
込み要求を常に監視して、割り込み処理が可能なＣＰＵ
Ｉ　１．１２に切替制御の信号を出力する回路である。

上記構成のマルチマイクロプロセッサ装置では、まず、
各第１のＣＰｔＪｌｌと第２のＣＰｔＪ１２とは、プロ
グラムのＮＯＰ命令と、ＪＵＮＰ命令によるメインルー
チンで動作するようになっている。

割り込み開始検出回路２１は、割り込みを常に監視し、
割込み開始時におけるスタックポインタの位置をアドレ
スデータとして第１のアドレスラッチ回路２２に記憶し
、また第２のアドレスラッチ回路２３は、割り込み開始
以降のスタックポインタの位置をアドレスデータとして
第２のアドレスラッチ回路２３に記憶する。そして、第
１及び第２のアドレスラッチ回路２２．２３の出力は、
それぞれ比較回路２４において一致を判別して、−致出
力を切替制御回路２５に出力する。この切替制御回路２
５は、比較回路２４の一致出力により、いずれのＣＰＵ
ＩＩ、１２が割り込み処理を終了しているか記憶し、新
しい割り込み要求を常に監視して、割り込み処理が可能
なＣＰＵＩＩ、１２に切替制御の信号を出力する。各Ｃ
ＰＵＩ　１．１２は切替制御回路２５からの切替制御の
信号により、割り込み処理を行う。従って、ＣＰＵＩＩ
、１２は、同時に２つの割り込み処理を行うことができ
、実質的な処理時間を短縮することができ、処理を高速
に行うことが可能になる。

なお、上記実施例において、ＣＰＵ１１．１２が割り込
み処理を終了しているか否かの判定は、第２図の回路以
外に種々の回路で実現でき実施例に限定されない。

また、ＣＰＵＩ　１．１２は２つとしているが、複数あ
ってもよく同時に多数の割り込み処理を行うこともでき
る。

〔発明の効果〕

以上詳細に説明したように、本発明によれば割り込み処
理により動作する複数の中央処理装置をラッチ回路を介
して１つのメモリに接続し、切替判定回路により複数の
中央処理装置が割り込み処理を行っているか否かを判定
し、割り込み処理行っていない中央処理装置に対して、
割り込み処理の切替えをするようにしているため、中央
処理語置は、同時に複数の割り込み処理を行うことがで
き、実質的な処理時間が短縮され、処理を高速に行うこ
とが可能になる。

【図面の簡単な説明】

第１図は本発明の実施例のマルチマイクロプロセッサ装
置のブロック図、 第２図は切替判定回路における割り込み処理終了を判別
するための一例を示すプロ・ツク図である。 １１．１２・・・第１及び第２のｃｐｕ。 １３．１４・・・第１及び第２のう・ノチ回路、１５・
・・メモリ、 １６・・・切替判定回路、 ２１・・・割り込み開始検出回路、 ２２．２３ ・・・第１及び第２のアドレスラ・ノチ回路、２４・・
・比較回路、 ２５・・・切替制御回路。 特許出願人　富士通機電株式会社 −１０＝ 本発明実施ｆ列の７）Ｖチマイクロブロ芭ヅｑＨ６のフ
゛ロッグ図 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 割り込み処理により動作する複数の中央処理装置（１１
   、１２）と、 前記複数の中央処理装置（１１、１２）に、それぞれラ
   ッチ回路（１３、１４）を介して接続された１つのメモ
   リ（１５）と、 前記複数の中央処理装置（１１、１２）が割り込み処理
   を行っているか否かを判定し、割り込み処理を行ってい
   ない中央処理装置（１１、１２）に対して、割り込み処
   理の切替えをする切替判定回路（１６）と、 を具備したことを特徴とするマルチマイクロプロセッサ
   装置。