JPH01293664A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
- Publication number
- JPH01293664A JPH01293664A JP12550488A JP12550488A JPH01293664A JP H01293664 A JPH01293664 A JP H01293664A JP 12550488 A JP12550488 A JP 12550488A JP 12550488 A JP12550488 A JP 12550488A JP H01293664 A JPH01293664 A JP H01293664A
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- film
- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体のＭＯ５型電界効果トランジス
タの製造方法に関するものである。
タの製造方法に関するものである。
本発明は、化合物半導体のＭＯ５型電界効果トランジス
タを作製する際に、表面にＳｉ単結晶薄膜を形成した化
合物半導体単結晶基板と、表面を１０００人〜２０００
人程度熱酸化したＳｉ単結晶基板の熱酸化膜側とＳｉ単
結晶薄膜側を接着し熱処理することにより一体化した後
、Ｓｉ単結晶基板側をＳｉ単結晶基板の厚さが２μｍ以
下になるまで研磨し、このＳｉ単結晶基板をゲート電極
として用いる為にフォトリソグラフィーによってエツチ
ングしゲート電極を形成した後、ゲート電極をマスクと
して、化合物半導体基板と逆導電型のソースおよびドレ
イン領域を形成しＭＯＳ型電界効果トランジスタとする
ものであり、化合物半導体と熱酸化膜の界面準位をおさ
えたものである。
タを作製する際に、表面にＳｉ単結晶薄膜を形成した化
合物半導体単結晶基板と、表面を１０００人〜２０００
人程度熱酸化したＳｉ単結晶基板の熱酸化膜側とＳｉ単
結晶薄膜側を接着し熱処理することにより一体化した後
、Ｓｉ単結晶基板側をＳｉ単結晶基板の厚さが２μｍ以
下になるまで研磨し、このＳｉ単結晶基板をゲート電極
として用いる為にフォトリソグラフィーによってエツチ
ングしゲート電極を形成した後、ゲート電極をマスクと
して、化合物半導体基板と逆導電型のソースおよびドレ
イン領域を形成しＭＯＳ型電界効果トランジスタとする
ものであり、化合物半導体と熱酸化膜の界面準位をおさ
えたものである。
従来、化合物半導体のＭＯＳ型電界効果トランジスタは
、化合物半導体上に界面準位の少ない酸化膜を形成でき
ず実現し得なかった。そこで化合初手導体を用いたトラ
ンジスタは主にショットキーゲート型（ＭＥＳ）電界効
果トランジスタであり、ＨＥＭＴやＨＢＴなどのへテロ
接合を利用したものも開発されている。
、化合物半導体上に界面準位の少ない酸化膜を形成でき
ず実現し得なかった。そこで化合初手導体を用いたトラ
ンジスタは主にショットキーゲート型（ＭＥＳ）電界効
果トランジスタであり、ＨＥＭＴやＨＢＴなどのへテロ
接合を利用したものも開発されている。
前記ＭＥＳ型電界効果トランジスタは、シロットキ・バ
リアを利用している為に、ＭＯＳ型のような高い電源電
圧が使用できず、高集積化に不適であった。またへテロ
接合型は、製造プロセスが複雑であるという欠点を有し
ていた。化合物半導体基板とＳｉ熱酸化膜の間の界面準
位を少なくする為に、ＳＩ単結晶膜を挿入した。
リアを利用している為に、ＭＯＳ型のような高い電源電
圧が使用できず、高集積化に不適であった。またへテロ
接合型は、製造プロセスが複雑であるという欠点を有し
ていた。化合物半導体基板とＳｉ熱酸化膜の間の界面準
位を少なくする為に、ＳＩ単結晶膜を挿入した。
本発明のようにして形成されたＭＯＳ型電界効果トラン
ジスタは、チャネル領域とゲート絶縁膜の間の界面が、
Ｓｉ単結晶と熱酸化膜、化合物半導体単結晶とＳＩ単結
晶であるので、それぞれの界面準位を少なくすることが
できる。
ジスタは、チャネル領域とゲート絶縁膜の間の界面が、
Ｓｉ単結晶と熱酸化膜、化合物半導体単結晶とＳＩ単結
晶であるので、それぞれの界面準位を少なくすることが
できる。
〔実施例〕
以下に本発明の実施例を図面を用いて説明する。
化合物半導体には、ＧａＡｓ’、 ＩｎＰ、 ＩｎＡｓ
、 ＩｎＳｂなどがあるが、ここではＧａＡｓのみにつ
いて、またＳｉ単結晶薄膜の成長方法には、ＭＢＥ法、
ＣＶＤ法２ＭＬＥ法などがあるが、この場合ＣＶＤ法に
ついて説明する。
、 ＩｎＳｂなどがあるが、ここではＧａＡｓのみにつ
いて、またＳｉ単結晶薄膜の成長方法には、ＭＢＥ法、
ＣＶＤ法２ＭＬＥ法などがあるが、この場合ＣＶＤ法に
ついて説明する。
第１１ｍ（ａ１〜ｔｅｌは、ｎチャネルのエンハンスメ
ント型ＭＯＳトランジスタの製造工程順を示す断面図で
ある。第１図（５）は半絶縁性ＧａＡｓ基板１に、Ｐ型
ＧａＡｓ ２を形成した後、ＣＶＤ法によりＳｉ単結晶
薄膜３を５００℃〜６００℃で１００原子層以下形成し
た状態を示している。第１図伽）は高濃度Ｓｉ単結晶基
板４上に熱酸化膜５を形成する。この熱酸化膜はゲート
酸化膜となるので１０００Å以下程度が一般的であるが
、所望の闇値によって異なる。第１図ｔｅｌは前記の両
基板を表面が清浄なままＳｔ単結晶薄膜面と熱酸化膜面
で接着し、６００℃で熱処理を施し密着させＳｉ単結晶
薄膜と熱酸化膜の界面本位を減らす、第１図ｆｄｌはＳ
ｉ単結晶基板側を研磨・エッチングしＳｔ単結晶部の膜
厚を２μｍ以下にし、フォトリソグラフィーとエツチン
グによりＳｉ単結晶ゲート電極を形成する０次にＣＶＤ
５１０ｍ膜７等で分離を行う、第１図（８１は、ゲート
電極とＣＶ Ｄ Ｓ ｉ Ｏｚ膜をマスクとしてイオ
ン注入でｎ型ＧａＡｓソース・ドレイン領域８・９を設
けた後、フィールド絶縁膜１０を堆積し、コンタクト開
孔を行い、ソース・ドレイン電極１１・１２を形成し完
成した断面図である。
ント型ＭＯＳトランジスタの製造工程順を示す断面図で
ある。第１図（５）は半絶縁性ＧａＡｓ基板１に、Ｐ型
ＧａＡｓ ２を形成した後、ＣＶＤ法によりＳｉ単結晶
薄膜３を５００℃〜６００℃で１００原子層以下形成し
た状態を示している。第１図伽）は高濃度Ｓｉ単結晶基
板４上に熱酸化膜５を形成する。この熱酸化膜はゲート
酸化膜となるので１０００Å以下程度が一般的であるが
、所望の闇値によって異なる。第１図ｔｅｌは前記の両
基板を表面が清浄なままＳｔ単結晶薄膜面と熱酸化膜面
で接着し、６００℃で熱処理を施し密着させＳｉ単結晶
薄膜と熱酸化膜の界面本位を減らす、第１図ｆｄｌはＳ
ｉ単結晶基板側を研磨・エッチングしＳｔ単結晶部の膜
厚を２μｍ以下にし、フォトリソグラフィーとエツチン
グによりＳｉ単結晶ゲート電極を形成する０次にＣＶＤ
５１０ｍ膜７等で分離を行う、第１図（８１は、ゲート
電極とＣＶ Ｄ Ｓ ｉ Ｏｚ膜をマスクとしてイオ
ン注入でｎ型ＧａＡｓソース・ドレイン領域８・９を設
けた後、フィールド絶縁膜１０を堆積し、コンタクト開
孔を行い、ソース・ドレイン電極１１・１２を形成し完
成した断面図である。
本発明は化合物半導体とＳｔ熱酸膜の間にＳｉ単結晶膜
を挿入し、界面準位を減らしているので、従来実現し得
なかったＭＯＳ型電界効果トランジスタを作製すること
ができる。これにより従来のＭＥＳ型で小さかった動作
範囲を広（することができる、実施例ではｎチャネルの
エンハンスメント型トランジスタを説明したが、勿論Ｐ
チャネルにもデプレッション型にも適用できる。
を挿入し、界面準位を減らしているので、従来実現し得
なかったＭＯＳ型電界効果トランジスタを作製すること
ができる。これにより従来のＭＥＳ型で小さかった動作
範囲を広（することができる、実施例ではｎチャネルの
エンハンスメント型トランジスタを説明したが、勿論Ｐ
チャネルにもデプレッション型にも適用できる。
第１図＋ａ）〜（ｅ）は本発明の実施例の製造工程順の
断面図である。 ｌ・・・半絶縁性ＧａＡｓ基板 ２・−−Ｐ型ＧａＡｓ ３・・・Ｓｉ単結晶膜 ４・・・高濃度Ｓｉ単結晶基板 ５・・・熱酸化膜 ６・・・ゲート電極 ７・・・ＣｖＤ−８ｉｏ！膜 ８・・・ソース領域 ９・・・ドレイン領域 １０・・・フィールド絶縁膜 １１・・・ソース電極 １２・・・ドレイン電極 以上 出願人 セイコー電子工業株式会社
断面図である。 ｌ・・・半絶縁性ＧａＡｓ基板 ２・−−Ｐ型ＧａＡｓ ３・・・Ｓｉ単結晶膜 ４・・・高濃度Ｓｉ単結晶基板 ５・・・熱酸化膜 ６・・・ゲート電極 ７・・・ＣｖＤ−８ｉｏ！膜 ８・・・ソース領域 ９・・・ドレイン領域 １０・・・フィールド絶縁膜 １１・・・ソース電極 １２・・・ドレイン電極 以上 出願人 セイコー電子工業株式会社
Claims (1)
- 化合物半導体単結晶基板表面にＳｉ単結晶薄膜を設け
た第１基板と、Ｓｉ単結晶基板表面に熱酸化膜を設けた
第２基板のＳｉ単結晶薄膜側と熱酸化膜側を密着し熱処
理することにより一体化する工程と、該基板のＳｉ単結
晶基板側を研磨・エッチングすることによりＳｉ単結晶
基板の厚さが２μｍ以下にする工程と、フォトリソグラ
フィーによりＳｉ単結晶基板をエッチングしてゲート電
極とし、該ゲート電極をマスクとして、イオン注入によ
りソース・ドレイン領域を形成する工程とからなるＭＯ
Ｓ型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12550488A JP2657820B2 (ja) | 1988-05-23 | 1988-05-23 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12550488A JP2657820B2 (ja) | 1988-05-23 | 1988-05-23 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01293664A true JPH01293664A (ja) | 1989-11-27 |
| JP2657820B2 JP2657820B2 (ja) | 1997-09-30 |
Family
ID=14911757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12550488A Expired - Lifetime JP2657820B2 (ja) | 1988-05-23 | 1988-05-23 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2657820B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291298A (ja) * | 1992-02-28 | 1994-10-18 | Matsushita Electric Ind Co Ltd | ハイブリッド集積回路とその製造方法 |
| JPH06291299A (ja) * | 1992-02-28 | 1994-10-18 | Matsushita Electric Ind Co Ltd | ハイブリッド集積回路とその製造方法 |
-
1988
- 1988-05-23 JP JP12550488A patent/JP2657820B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291298A (ja) * | 1992-02-28 | 1994-10-18 | Matsushita Electric Ind Co Ltd | ハイブリッド集積回路とその製造方法 |
| JPH06291299A (ja) * | 1992-02-28 | 1994-10-18 | Matsushita Electric Ind Co Ltd | ハイブリッド集積回路とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2657820B2 (ja) | 1997-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |