JPH01302739A - 誘電体分離半導体装置およびその製造方法 - Google Patents
誘電体分離半導体装置およびその製造方法Info
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- JPH01302739A JPH01302739A JP13230288A JP13230288A JPH01302739A JP H01302739 A JPH01302739 A JP H01302739A JP 13230288 A JP13230288 A JP 13230288A JP 13230288 A JP13230288 A JP 13230288A JP H01302739 A JPH01302739 A JP H01302739A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、２枚の基板を接着して得られる誘電体分離半
導体基板を用いて構成される半導体装置とその製造する
方法に関する。
導体基板を用いて構成される半導体装置とその製造する
方法に関する。
（従来の技術）
従来より、半導体装置の素子分離法として。
ｐｎ接合接合分離や誘電体分離が知られている。
誘電体分離法は＋ ｐｎ接合分離法に比べて以下のよ
うな優れた特徴を存する。
うな優れた特徴を存する。
■高温動作時においても漏れ電流が少ない。
■寄生サイリスタによるラッチアップがない。
■高耐圧素子を分離する場合にも分離に要する面積が少
ない。
ない。
■電圧印加の極性を考慮する必要がない。
■寄生容量が少ない。
誘電体分離構造を実現するためにはいくつかの方法が知
られている。例えば、シリコン基板を間に絶縁膜を挟ん
で直接接着する方法、ＳＯＳと呼ばれるサファイア基板
上にシリコンを気相成長させる方法、絶縁膜上に非晶質
シリコン膜を堆積してこれを再結晶化させる方法、シリ
コン基板の一部をエツチングし酸化膜を形成した後多結
晶シリコン膜を堆積し裏面から研磨して多結晶シリコン
膜で保持された島状シリコン層を得る方法９等である。
られている。例えば、シリコン基板を間に絶縁膜を挟ん
で直接接着する方法、ＳＯＳと呼ばれるサファイア基板
上にシリコンを気相成長させる方法、絶縁膜上に非晶質
シリコン膜を堆積してこれを再結晶化させる方法、シリ
コン基板の一部をエツチングし酸化膜を形成した後多結
晶シリコン膜を堆積し裏面から研磨して多結晶シリコン
膜で保持された島状シリコン層を得る方法９等である。
これらの中で、直接接着技術は、簡便に良質の誘電体分
離半導体基板を得ることができるものとして最近注目さ
れている。
離半導体基板を得ることができるものとして最近注目さ
れている。
第３図は、従来の直接接着技術による誘電体分離基板の
製造工程を示す。（ａ）に示すように。
製造工程を示す。（ａ）に示すように。
接着すべき面を鏡面研磨した２枚のシリコン基板４１．
４’２を用意する。一方の基板４１には１図示のように
表面に酸化膜４３．４４を形成する。
４’２を用意する。一方の基板４１には１図示のように
表面に酸化膜４３．４４を形成する。
このような２枚の基板４１．４２を直接接着して（ｂ）
に示すように一体化する。続いて素子形成を行なう活性
層側、この例では基板４１側を研磨して、（Ｃ）に示す
ように所定厚みに設定する。
に示すように一体化する。続いて素子形成を行なう活性
層側、この例では基板４１側を研磨して、（Ｃ）に示す
ように所定厚みに設定する。
次に活性層側の基板４１を異方性エツチングにより選択
エツチングして、（ｄ）に示すように酸化膜４４に達す
る深さの断面Ｖ字状の分離溝４５を形成する。これによ
り、各素子形成領域が島状に分離される。その後更に各
島状のシリコン層を電気的に分離するため、（ｅ）に示
すように酸化膜４６を形成する。そして各分離溝４５に
多結晶シリコン膜４７を埋込み、必要に応じて平坦化処
理を行って（ｆ）に示すような誘電体分離基板を得る。
エツチングして、（ｄ）に示すように酸化膜４４に達す
る深さの断面Ｖ字状の分離溝４５を形成する。これによ
り、各素子形成領域が島状に分離される。その後更に各
島状のシリコン層を電気的に分離するため、（ｅ）に示
すように酸化膜４６を形成する。そして各分離溝４５に
多結晶シリコン膜４７を埋込み、必要に応じて平坦化処
理を行って（ｆ）に示すような誘電体分離基板を得る。
この様な誘電体分離基板を用いて複数の素子を集積形成
した場合、特に低耐圧の高速素子と高耐圧電力用素子を
集積形成した場合にいくつかの問題が生じる。例えば第
４図は、前述の誘電体分離基板の一つの活性層４１１に
低耐圧素子であるｐｎｐ ）ランジスタＱ１を形成し、
他の活性層４１□に高耐圧素子である絶縁ゲート型バイ
ポーラトランジスタ（ＩＧＢＴ）Ｑ２を形成した状態を
示している。この場合活性層４１の厚みは、高耐圧素子
であるＩＧＢＴ Ｑ２の耐圧に応じた値に設定される
ことになる。そうすると、低耐圧素子であるｐｎｐバイ
ポーラトランジスタＱ１では活性層４１１は必要以上に
厚くなり、その結果高速動作ができず、またオン抵抗が
高くなるという不都合が生じる。
した場合、特に低耐圧の高速素子と高耐圧電力用素子を
集積形成した場合にいくつかの問題が生じる。例えば第
４図は、前述の誘電体分離基板の一つの活性層４１１に
低耐圧素子であるｐｎｐ ）ランジスタＱ１を形成し、
他の活性層４１□に高耐圧素子である絶縁ゲート型バイ
ポーラトランジスタ（ＩＧＢＴ）Ｑ２を形成した状態を
示している。この場合活性層４１の厚みは、高耐圧素子
であるＩＧＢＴ Ｑ２の耐圧に応じた値に設定される
ことになる。そうすると、低耐圧素子であるｐｎｐバイ
ポーラトランジスタＱ１では活性層４１１は必要以上に
厚くなり、その結果高速動作ができず、またオン抵抗が
高くなるという不都合が生じる。
もうひとつは、素子分離溝形成上の問題である。
活性層を横方向に分離するための溝形成には、前述のよ
うに異方性エツチング法が用いられる。異方性エツチン
グとは、シリコンの結晶面で速度が異なるエツチングの
ことで１例えばアルカリ性溶液でシリコンの（１００）
面をエツチングすると（１１１）面はエツチングされず
、断面Ｖ字状の溝が得られる。この際ウェハ表面は（１
００）面。
うに異方性エツチング法が用いられる。異方性エツチン
グとは、シリコンの結晶面で速度が異なるエツチングの
ことで１例えばアルカリ性溶液でシリコンの（１００）
面をエツチングすると（１１１）面はエツチングされず
、断面Ｖ字状の溝が得られる。この際ウェハ表面は（１
００）面。
溝の側壁は（１１１）面となり３両者が作る角度は常に
一定の５４．７度になる。異方性エツチングではサイド
エツチングがなく、溝のパターン制御が容易であり、ま
たウェット・エツチングなので深い溝を容易に得ること
ができる。といった利点を有する。しかしながら、溝の
断面形状が一定であるので、溝の幅か溝の深さ即ち活性
層の厚みに比例する。従って活性層分離を異方性エツチ
ングで行なうと１分離に必要な面積が大きくなり。
一定の５４．７度になる。異方性エツチングではサイド
エツチングがなく、溝のパターン制御が容易であり、ま
たウェット・エツチングなので深い溝を容易に得ること
ができる。といった利点を有する。しかしながら、溝の
断面形状が一定であるので、溝の幅か溝の深さ即ち活性
層の厚みに比例する。従って活性層分離を異方性エツチ
ングで行なうと１分離に必要な面積が大きくなり。
素子を形成できる有効面積が小さくなるという欠点があ
る。これは特に活性層厚みが大きくなると顕著になる。
る。これは特に活性層厚みが大きくなると顕著になる。
素子分離に必要な面積を小さくするためには、開口幅が
狭い溝を形成すればよい。反応性イオンエツチング（Ｒ
Ｉ Ｅ）法によれば、はぼ垂直側壁をもった溝を数μｍ
幅で形成することができる。しかし現在のＲＩＥ技術で
は１０〜２０μｍの深さの溝を掘るのが限界である。こ
の深さは、高耐圧素子の周辺回路として用いられる低耐
圧素子の活性層厚みを分離するには十分であるが、高耐
圧素子には不十分である。例えば。
狭い溝を形成すればよい。反応性イオンエツチング（Ｒ
Ｉ Ｅ）法によれば、はぼ垂直側壁をもった溝を数μｍ
幅で形成することができる。しかし現在のＲＩＥ技術で
は１０〜２０μｍの深さの溝を掘るのが限界である。こ
の深さは、高耐圧素子の周辺回路として用いられる低耐
圧素子の活性層厚みを分離するには十分であるが、高耐
圧素子には不十分である。例えば。
５００Ｖの耐圧の電力用素子では活性層厚みが５０μｍ
以上となる。
以上となる。
（発明が解決しようとする課題）
以上のように従来の接着技術により得られる誘電体分離
基板では活性層厚みが均一であるため。
基板では活性層厚みが均一であるため。
高耐圧素子と低耐圧素子を共存させる場合にそれぞれの
素子の特性の最適化が難しい。また、素子分離に要する
面積が大きくなり、有効面積がそれだけ小さくなる。と
いった問題がある。
素子の特性の最適化が難しい。また、素子分離に要する
面積が大きくなり、有効面積がそれだけ小さくなる。と
いった問題がある。
本発明はこのような問題を解決した誘電体分離半導体装
置とその製造方法を提供することを目的とする。
置とその製造方法を提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明にかかる半導体装置は、誘電体分離された複数の
島状の活性層にそれぞれ所望の素子が形成された構造に
おいて、各島状の活性層の厚みが素子の耐圧に応じて少
なくとも２種の値に設定されていることを基本とする。
島状の活性層にそれぞれ所望の素子が形成された構造に
おいて、各島状の活性層の厚みが素子の耐圧に応じて少
なくとも２種の値に設定されていることを基本とする。
より具体的な本発明の構造は、第１の半導体基板と第２
の半導体基板が間に誘電体分離膜となる絶縁膜を介在さ
せて接着して一体化され、第１の半導体基板側が複数の
島状の活性層に分離されてそれぞれに所望の素子が形成
されるものであって。
の半導体基板が間に誘電体分離膜となる絶縁膜を介在さ
せて接着して一体化され、第１の半導体基板側が複数の
島状の活性層に分離されてそれぞれに所望の素子が形成
されるものであって。
各島状の活性層の厚みが耐圧に応じて少なくとも２種の
異なる値に設定され、かつそれらを横方向に分離する分
離溝が薄い活性層領域に形成されていることを特徴とす
る。
異なる値に設定され、かつそれらを横方向に分離する分
離溝が薄い活性層領域に形成されていることを特徴とす
る。
更に本発明は、上述のような異なる厚みの活性層をもつ
構造として、第１の半導体基板と第２の半導体基板の間
の平坦な接着界面と第１の半導体基板側の複数の島状の
活性層の間に多結晶シリコン層による台座を有し、この
台座の厚みが各島状の活性層に形成される素子の耐圧に
応じて異なる値に設定されていることを特徴とする。
構造として、第１の半導体基板と第２の半導体基板の間
の平坦な接着界面と第１の半導体基板側の複数の島状の
活性層の間に多結晶シリコン層による台座を有し、この
台座の厚みが各島状の活性層に形成される素子の耐圧に
応じて異なる値に設定されていることを特徴とする。
本発明はまた。上記のような半導体装置を製造する方法
であって、まず第１の半導体基板の一方の面に選択的に
凹部を形成し、この凹部を形成した面に多結晶シリコン
層を堆積してその表面を平坦に鏡面研磨し、この研磨面
に第２の半導体基板を接着して一体化した後、第１の半
導体基板の前記凹部に対応して厚みの異なる複数の活性
層領域を横方向に分離する素子分離溝を形成し１分離さ
れた各活性層にそれぞれ所望の素子を形成することを特
徴とする。更にまたこの″方法において、素子分離溝を
ＲＩＥ法により薄い活性層領域に形成することを特徴と
する。
であって、まず第１の半導体基板の一方の面に選択的に
凹部を形成し、この凹部を形成した面に多結晶シリコン
層を堆積してその表面を平坦に鏡面研磨し、この研磨面
に第２の半導体基板を接着して一体化した後、第１の半
導体基板の前記凹部に対応して厚みの異なる複数の活性
層領域を横方向に分離する素子分離溝を形成し１分離さ
れた各活性層にそれぞれ所望の素子を形成することを特
徴とする。更にまたこの″方法において、素子分離溝を
ＲＩＥ法により薄い活性層領域に形成することを特徴と
する。
（作用）
本発明によれば、高耐圧素子と低耐圧素子を集積形成し
た場合に耐圧に応じて活性層厚みを異ならせているから
、高耐圧素子では十分な耐圧が得られ、低耐圧素子では
オン抵抗が低く、また高速動作が可能となる。
た場合に耐圧に応じて活性層厚みを異ならせているから
、高耐圧素子では十分な耐圧が得られ、低耐圧素子では
オン抵抗が低く、また高速動作が可能となる。
また、各活性層領域を分離する分離溝を浅い活性層領域
に設けることにより１分離領域の面積を必要以上に大き
くすることがなく、活性層の有効面積を大きく保持する
ことができる。
に設けることにより１分離領域の面積を必要以上に大き
くすることがなく、活性層の有効面積を大きく保持する
ことができる。
更に本発明の方法によれば、接着すべき半導体基板の一
方に予め凹部の形成と多結晶シリコン層の埋込みを行な
い、接着後浅い活性層領域に分離溝を形成することによ
り、有効面積を大きく保って高耐圧素子と低耐圧素子を
それぞれ最適特性をもって集積化した誘電体分離半導体
装置を得ることができる。また薄い活性層領域にＲＩＥ
法により素子分離溝を形成することにより、狭い幅の素
子分離領域を容易に得ることができるから、素子の高集
積化が可能になる。
方に予め凹部の形成と多結晶シリコン層の埋込みを行な
い、接着後浅い活性層領域に分離溝を形成することによ
り、有効面積を大きく保って高耐圧素子と低耐圧素子を
それぞれ最適特性をもって集積化した誘電体分離半導体
装置を得ることができる。また薄い活性層領域にＲＩＥ
法により素子分離溝を形成することにより、狭い幅の素
子分離領域を容易に得ることができるから、素子の高集
積化が可能になる。
（実施例）
以下１本発明の詳細な説明する。
第１図は、一実施例の要部断面構造であり。
第１のシリコン基板１と第２のシリコン基板２を接着し
て一体化したウェハに、低耐圧のｐｎｐトランジスタＱ
１と高耐圧のＩＧＢＴ−Ｑ２を集積している。２枚の基
板１，２の接着界面３は平坦であり、この界面３より第
１のシリコン基板１側には多結晶シリコン層４が活性層
のための台座として形成されている。ｐｎｐ トランジ
スタＱ１領域の台座４□はＩＧＢＴ−Ｑ２領域の台座４
□より厚く設定されており、これにより＋ ｐｎｐト
ランジスタＱ１領域の活性層６１はＩＧＢＴ−Ｑ２領域
の活性層６２より厚くなっている。この実施例では活性
層６．．６２は高抵抗のｐ−型である。
て一体化したウェハに、低耐圧のｐｎｐトランジスタＱ
１と高耐圧のＩＧＢＴ−Ｑ２を集積している。２枚の基
板１，２の接着界面３は平坦であり、この界面３より第
１のシリコン基板１側には多結晶シリコン層４が活性層
のための台座として形成されている。ｐｎｐ トランジ
スタＱ１領域の台座４□はＩＧＢＴ−Ｑ２領域の台座４
□より厚く設定されており、これにより＋ ｐｎｐト
ランジスタＱ１領域の活性層６１はＩＧＢＴ−Ｑ２領域
の活性層６２より厚くなっている。この実施例では活性
層６．．６２は高抵抗のｐ−型である。
酸化膜５１は１分離用誘電体膜として接着前に予め第１
の基板１側に形成されたものである。各活性層６．，６
２は、素子分離；Ｉｓ ７ ｒ その側壁に形成した分
離用酸化膜５２により、横方向の分離がなされている。
の基板１側に形成されたものである。各活性層６．，６
２は、素子分離；Ｉｓ ７ ｒ その側壁に形成した分
離用酸化膜５２により、横方向の分離がなされている。
素子分離溝７には多結晶シリコン膜８が平坦に埋め込ま
れている。素子分離用溝７は図示のように、厚い台座４
□の領域、即ち薄い活性層６１の領域に形成されている
。
れている。素子分離用溝７は図示のように、厚い台座４
□の領域、即ち薄い活性層６１の領域に形成されている
。
ＩＧＢＴＱ２は、ｎ型ベース層１１とこの中に形成され
たｐ型ドレイン層１２．ｎ型ベース層１１から伸びる高
抵抗のｎ−型ドリフト層１３゜これらを囲むように形成
されｐ型ベース層、その中に形成されたｎ型ソース層１
５．ｎ型ソース層１５とｎ−型ドリフト層１３間の活性
層表面にゲート絶縁膜１６を介して形成されたゲート電
極１７、ｐ型ドレイン層１２に形成されドレイン電極１
８．ｎ型ソース層とｎ型ベース層１４に同時にコンタク
トするソース電極１９により構成されている。ｐｎｐ
トランジスタＱ１は、活性層６、をコレクタとし、ここ
にｎ型ベース層２１．ｐ型エミッタ層２２を順次拡散形
成し、エミッタ電極２３、ベース電極２４およびコレク
タ電極２５を形成して得られる。
たｐ型ドレイン層１２．ｎ型ベース層１１から伸びる高
抵抗のｎ−型ドリフト層１３゜これらを囲むように形成
されｐ型ベース層、その中に形成されたｎ型ソース層１
５．ｎ型ソース層１５とｎ−型ドリフト層１３間の活性
層表面にゲート絶縁膜１６を介して形成されたゲート電
極１７、ｐ型ドレイン層１２に形成されドレイン電極１
８．ｎ型ソース層とｎ型ベース層１４に同時にコンタク
トするソース電極１９により構成されている。ｐｎｐ
トランジスタＱ１は、活性層６、をコレクタとし、ここ
にｎ型ベース層２１．ｐ型エミッタ層２２を順次拡散形
成し、エミッタ電極２３、ベース電極２４およびコレク
タ電極２５を形成して得られる。
なお、各活性層６の底部および側部には低抵抗のｐ生型
層２０および２６が形成されている。これらは１分離酸
化膜５１まで空乏層が伸びるのを防止して十分な耐圧を
得るために設けられており。
層２０および２６が形成されている。これらは１分離酸
化膜５１まで空乏層が伸びるのを防止して十分な耐圧を
得るために設けられており。
またｐｎｐトランジスタＱ１ではコレクタ抵抗を小さい
ものとする意味をもつ。
ものとする意味をもつ。
第２図（ａ）〜（ｎ）は具体的な製造工程を示す。少な
くとも片面が鏡面研磨された第１のシリコン基板１を用
意し、その表面に熱酸化により酸化膜３１＋、３１２を
形成する（ａ）。シリコン基板１は活性層となるもので
２ ｐ−型、比抵抗１００Ω・ｌとする。次に酸化膜３
１１を選択エツチングしくｂ）、この酸化膜３］１をマ
スクとして弗酸−硝酸−酢酸の混合液を用いて基板１を
エツチングして凹部３３を形成する（ｃ）。四部３３は
その下に残る活性層厚みを調整するためのものであり、
そのパターンが格子状につながっており、深さは４５μ
ｍとする。なおこの凹部３３とは別に基板周辺部４箇所
に図示しない深さ８０μｍの凹部を形成した。
くとも片面が鏡面研磨された第１のシリコン基板１を用
意し、その表面に熱酸化により酸化膜３１＋、３１２を
形成する（ａ）。シリコン基板１は活性層となるもので
２ ｐ−型、比抵抗１００Ω・ｌとする。次に酸化膜３
１１を選択エツチングしくｂ）、この酸化膜３］１をマ
スクとして弗酸−硝酸−酢酸の混合液を用いて基板１を
エツチングして凹部３３を形成する（ｃ）。四部３３は
その下に残る活性層厚みを調整するためのものであり、
そのパターンが格子状につながっており、深さは４５μ
ｍとする。なおこの凹部３３とは別に基板周辺部４箇所
に図示しない深さ８０μｍの凹部を形成した。
つぎに酸化膜３１、をエツチング除去し、ボロン拡散に
よりｐ生型層２０を形成しくｄ）、熱酸化により素子分
離誘電体膜となる酸化膜５１を形成する（ｅ）。この後
、凹部が形成された基板上に多結晶シリコン層４を堆積
しくｆ）、その表面を研磨して鏡面に仕上げる（ｇ）。
よりｐ生型層２０を形成しくｄ）、熱酸化により素子分
離誘電体膜となる酸化膜５１を形成する（ｅ）。この後
、凹部が形成された基板上に多結晶シリコン層４を堆積
しくｆ）、その表面を研磨して鏡面に仕上げる（ｇ）。
これにより。
各部の活性層の台座４１，４□が形成される。四部以外
の領域の台座４２は厚みが約２０μｍとなるようにする
。
の領域の台座４２は厚みが約２０μｍとなるようにする
。
こうして鏡面仕上げした第１の基板１と、別に用意した
鏡面研磨された第２のシリコン基板２を直接接着して一
体化する（ｈ）。接告界面３は。
鏡面研磨された第２のシリコン基板２を直接接着して一
体化する（ｈ）。接告界面３は。
多結晶シリコン層と単結晶シリコンの接合となる。
具体的な接着工程は次の通りである。
まず接着する基板をＨ２ＳＯ４−Ｈ２０２混合液、ＨＣ
，Ｑ−Ｈ２０２混合液、王水等で洗浄した後、１０分程
度水洗し、スピンナーで脱水乾燥する。これらの処理を
経たウェハを２例えばクラス１００以下の清浄な雰囲気
中に設置して実質的に異物が介在しない状態でその鏡面
研磨面同志を密着させる。これにより、２枚のウェハは
ある程度の強度をもって接着する。こうして接着した基
板を拡散炉等で熱処理することにより、接着強度が上が
り、２枚のウェハは完全に一体化される。接着強度の向
上は約２００℃以上の熱処理で観測される。熱処理の雰
囲気は特に選ばず、酸素、窒素。
，Ｑ−Ｈ２０２混合液、王水等で洗浄した後、１０分程
度水洗し、スピンナーで脱水乾燥する。これらの処理を
経たウェハを２例えばクラス１００以下の清浄な雰囲気
中に設置して実質的に異物が介在しない状態でその鏡面
研磨面同志を密着させる。これにより、２枚のウェハは
ある程度の強度をもって接着する。こうして接着した基
板を拡散炉等で熱処理することにより、接着強度が上が
り、２枚のウェハは完全に一体化される。接着強度の向
上は約２００℃以上の熱処理で観測される。熱処理の雰
囲気は特に選ばず、酸素、窒素。
水素、不活性ガス、水蒸気、或いはこれらの混合雰囲気
中で行なうことができる。本実施例では。
中で行なうことができる。本実施例では。
洗浄をＨ２５Ｏ４−Ｈ２０２混合液とＨＣ，Ｑ−Ｈ２０
□混合液で行ない、熱処理は少量の酸素を含む窒素中で
１１００℃、２時間行なった。
□混合液で行ない、熱処理は少量の酸素を含む窒素中で
１１００℃、２時間行なった。
次に第１の基板１側を研磨して活性層の厚みを調整する
（ｉ）。例えば１台座４１の上の薄い部分で１５μｍ１
台座４２の上の厚い部分で６０μｍである。この研磨に
より、先に基板周辺４箇所に設けた深さ８０μｍの四部
の底が表面に露出した。基板表面を軽くエツチングする
ことで、この露出した部分をはっきり目視できるように
なる。
（ｉ）。例えば１台座４１の上の薄い部分で１５μｍ１
台座４２の上の厚い部分で６０μｍである。この研磨に
より、先に基板周辺４箇所に設けた深さ８０μｍの四部
の底が表面に露出した。基板表面を軽くエツチングする
ことで、この露出した部分をはっきり目視できるように
なる。
その後、上述の目視できる４箇所を位置合わせの基準と
して用いて、酸化膜３１４をマスクとして活性層をエツ
チングして、浅い活性層の領域に素子分離溝７を形成す
る（ｊ）。この素子分離溝７の形成には、ＲＩＥ法を用
いる。浅い活性層領域に素子分離溝７を形成するので、
ＲＩＥ法を適用することができ、これにより垂直側壁を
もった幅２μｍ程度の狭い分離溝７を得ることができ。
して用いて、酸化膜３１４をマスクとして活性層をエツ
チングして、浅い活性層の領域に素子分離溝７を形成す
る（ｊ）。この素子分離溝７の形成には、ＲＩＥ法を用
いる。浅い活性層領域に素子分離溝７を形成するので、
ＲＩＥ法を適用することができ、これにより垂直側壁を
もった幅２μｍ程度の狭い分離溝７を得ることができ。
横方向に分離された厚みの異なる活性層６１゜６２が得
られる。なおこの素子分離溝は、厚い活性層と薄い活性
層の分離のみならず、薄い活性層領域内で複数の素子領
域を分離する必要がある箇所にも形成される。そして形
成された素子分離溝７の側面にはボロンの拡散によりｐ
＋型層２６を形成する（ｋ）。このｐ中型層２６は基板
接着前に形成されているｐ＋型層２０とつながる。こう
して形成された素子分離溝７の側面には、熱酸化により
酸化膜５２を形成する（Ω）。
られる。なおこの素子分離溝は、厚い活性層と薄い活性
層の分離のみならず、薄い活性層領域内で複数の素子領
域を分離する必要がある箇所にも形成される。そして形
成された素子分離溝７の側面にはボロンの拡散によりｐ
＋型層２６を形成する（ｋ）。このｐ中型層２６は基板
接着前に形成されているｐ＋型層２０とつながる。こう
して形成された素子分離溝７の側面には、熱酸化により
酸化膜５２を形成する（Ω）。
この後、素子分離溝が形成された基板全面にＣＶＤ法に
より多結晶シリコン膜８を堆積しくｍ）、これを全面エ
ツチングして表面が平坦で多結晶シリコン膜８が素子分
離溝７に埋め込まれた状態を得る（ｎ）。そしてこの後
、薄い活性層の部分にｐｎｐ）ランジスタを形成し、厚
い活性層部分に横型Ｉ ＧＢＴを形成して１第１図の構
造を得る。ｐｎｐ ｌ’ランジスタは耐圧３０Ｖクラス
であり、横型ＩＧＢＴは耐圧５００ｖクラスである。
より多結晶シリコン膜８を堆積しくｍ）、これを全面エ
ツチングして表面が平坦で多結晶シリコン膜８が素子分
離溝７に埋め込まれた状態を得る（ｎ）。そしてこの後
、薄い活性層の部分にｐｎｐ）ランジスタを形成し、厚
い活性層部分に横型Ｉ ＧＢＴを形成して１第１図の構
造を得る。ｐｎｐ ｌ’ランジスタは耐圧３０Ｖクラス
であり、横型ＩＧＢＴは耐圧５００ｖクラスである。
この実施例によれば、浅い活性層にｐｎｐトランジスタ
、厚い活性層にＩ ＧＢＴが形成されており、ＩＧＢＴ
は十分に高耐圧でしかも、ｐｎｐトランジスタはオン抵
抗が低いという優れた共存特性が得られる。また、素子
分離溝は、浅い活性層領域にＲＩＥ法を用いて形成され
ており、横方向の素子分離に要する面積が従来構造に比
べて小さ。
、厚い活性層にＩ ＧＢＴが形成されており、ＩＧＢＴ
は十分に高耐圧でしかも、ｐｎｐトランジスタはオン抵
抗が低いという優れた共存特性が得られる。また、素子
分離溝は、浅い活性層領域にＲＩＥ法を用いて形成され
ており、横方向の素子分離に要する面積が従来構造に比
べて小さ。
く、従って素子の高集積化が可能となっている。
本発明は上記実施例に限られるものではない。
例えば高耐圧素子とその周辺回路部という分は方で活性
層厚みを２種類にする場合の他、３種以上の厚みを持た
せることも、集積する素子によっては有効である。その
池水発明は、その趣旨を逸脱しない範囲で種々変形して
実施することができる。
層厚みを２種類にする場合の他、３種以上の厚みを持た
せることも、集積する素子によっては有効である。その
池水発明は、その趣旨を逸脱しない範囲で種々変形して
実施することができる。
［発明の効果］
以上述べたように本発明によれば、高耐圧素子と低耐圧
素子を集積形成した場合に耐圧に応じて活性層厚みを異
ならせることにより優れた共存特性を得ることができる
。
素子を集積形成した場合に耐圧に応じて活性層厚みを異
ならせることにより優れた共存特性を得ることができる
。
また、各活性層領域を分離する分離溝を浅い活性層領域
に設けることにより１分離領域の面積を必要以上に大き
くすることがなく、活性層の有効面積を大きく保持する
ことができる。
に設けることにより１分離領域の面積を必要以上に大き
くすることがなく、活性層の有効面積を大きく保持する
ことができる。
更に本発明の方法によれば、半導体基板の一方に予め凹
部の形成と多結晶シリコン層の埋込みを行なうことによ
り、高耐圧素子と低耐圧素子に適した活性層厚みを有す
る素子分離基板を容易に得ることができる。特に浅い活
性層領域にＲＩＥ法により素子分離溝を形成することに
より、素子分離領域の幅を必要最小限に小さくすること
ができ。
部の形成と多結晶シリコン層の埋込みを行なうことによ
り、高耐圧素子と低耐圧素子に適した活性層厚みを有す
る素子分離基板を容易に得ることができる。特に浅い活
性層領域にＲＩＥ法により素子分離溝を形成することに
より、素子分離領域の幅を必要最小限に小さくすること
ができ。
素子の高集積化が可能になる。
第１図は１本発明の一実施例のＩ ＧＢＴとｐｎｐ ト
ランジスタの集積構造を示す図、第２図（ａ）〜（ｎ）
はその素子分離基板の製造工程を示す図、第３図（ａ）
〜（ｆ）は従来の素子分離基板の製造工程を示す図、第
４図はその基板を用いてＩ ＧＢＴとｐｎｐ）ランジス
タを集積した構造を示す図である。 Ｑｌ・・・ｐｎｐ ）ランジスタ（低耐圧素子）。 Ｑ２・・・ＩＧＢＴ （高耐圧素子）、１・・・第１の
シリコン基板、２・・・第２のシリコン基板、３・・・
接着界面、４・・・多結晶シリコン台座、５・・・素子
分離酸化膜、６１・・・薄い活性層、６２・・・厚い活
性層、７・・・素子分離溝、８・・・多結晶シリコン膜
。 出願人代理人 弁理士 鈴江武彦 第２図 ３’＋３ 第２図 第２図 第２図 第３図 第３図
ランジスタの集積構造を示す図、第２図（ａ）〜（ｎ）
はその素子分離基板の製造工程を示す図、第３図（ａ）
〜（ｆ）は従来の素子分離基板の製造工程を示す図、第
４図はその基板を用いてＩ ＧＢＴとｐｎｐ）ランジス
タを集積した構造を示す図である。 Ｑｌ・・・ｐｎｐ ）ランジスタ（低耐圧素子）。 Ｑ２・・・ＩＧＢＴ （高耐圧素子）、１・・・第１の
シリコン基板、２・・・第２のシリコン基板、３・・・
接着界面、４・・・多結晶シリコン台座、５・・・素子
分離酸化膜、６１・・・薄い活性層、６２・・・厚い活
性層、７・・・素子分離溝、８・・・多結晶シリコン膜
。 出願人代理人 弁理士 鈴江武彦 第２図 ３’＋３ 第２図 第２図 第２図 第３図 第３図
Claims (5)
- （１）誘電体分離された複数の島状の活性層にそれぞれ
素子が形成された半導体装置において、前記各活性層は
その厚みが素子の耐圧に応じて少なくとも２種の異なる
値に設定されていることを特徴とする誘電体分離半導体
装置。 - （２）第１の半導体基板と第２の半導体基板が間に誘電
体分離膜となる絶縁膜を介在させて接着して一体化され
、第１の半導体基板が複数の島状の活性層に分離されて
各活性層に素子が形成された半導体装置において、前記
複数の島状の活性層が耐圧に応じて少なくとも２種の異
なる厚みに設定され、かつ複数の島状の活性層を横方向
に分離する分離溝が薄い活性層領域に形成されているこ
とを特徴とする誘電体分離半導体装置。 - （３）第１の半導体基板と第２の半導体基板が間に誘電
体分離膜となる絶縁膜を介在させて接着して一体化され
、第１の半導体基板が複数の島状の活性層に分離されて
各活性層に素子が形成された半導体装置において、第１
の半導体基板と第２の半導体基板の間の平坦な接着界面
と第１の半導体基板側の複数の島状の活性層との間に多
結晶シリコン層による台座を有し、この台座の厚みが各
島状の活性層に形成される素子の耐圧に応じて少なくと
も２種の異なる値に設定されていることを特徴とする誘
電体分離半導体装置。 - （４）第１の半導体基板の一方の面に選択的に凹部を形
成する工程と、この凹部が形成された面に素子分離用誘
電体膜となる絶縁膜を介して多結晶シリコン層を堆積す
る工程と、堆積された多結晶シリコン層の表面を平坦に
鏡面研磨し、この研磨面に第２の半導体基板を接着して
一体化する工程と、前記第１の半導体基板の前記凹部に
対応して厚みの異なる複数の活性層領域を横方向に分離
する素子分離溝を形成する工程と、分離された各活性層
に所望の素子を形成する工程とを有することを特徴とす
る誘電体分離半導体装置の製造方法。 - （５）第１の半導体基板の一方の面に選択的に凹部を形
成する工程と、この凹部が形成された面に素子分離用誘
電体膜となる絶縁膜を介して多結晶シリコン層を堆積す
る工程と、堆積された多結晶シリコン層の表面を平坦に
鏡面研磨し、この研磨面に第２の半導体基板を接着して
一体化する工程と、前記第１の半導体基板の前記凹部に
対応して厚みの異なる複数の活性層領域を横方向に分離
する素子分離溝を反応性イオンエッチング法を用いて薄
い活性層領域に形成する工程と、分離された各活性層に
所望の素子を形成する工程とを有することを特徴とする
誘電体分離半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13230288A JPH01302739A (ja) | 1988-05-30 | 1988-05-30 | 誘電体分離半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13230288A JPH01302739A (ja) | 1988-05-30 | 1988-05-30 | 誘電体分離半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302739A true JPH01302739A (ja) | 1989-12-06 |
Family
ID=15078122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13230288A Pending JPH01302739A (ja) | 1988-05-30 | 1988-05-30 | 誘電体分離半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130448A (en) * | 1981-02-06 | 1982-08-12 | Nec Corp | Manufacture of semiconductor device |
| JPS61164238A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 複合半導体装置およびその製造方法 |
| JPS6276646A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6362252A (ja) * | 1986-09-03 | 1988-03-18 | Toshiba Corp | 誘電体絶縁分離基板の製造方法 |
-
1988
- 1988-05-30 JP JP13230288A patent/JPH01302739A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130448A (en) * | 1981-02-06 | 1982-08-12 | Nec Corp | Manufacture of semiconductor device |
| JPS61164238A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 複合半導体装置およびその製造方法 |
| JPS6276646A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6362252A (ja) * | 1986-09-03 | 1988-03-18 | Toshiba Corp | 誘電体絶縁分離基板の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
| US5403769A (en) * | 1989-10-11 | 1995-04-04 | Nippondenso Co., Ltd. | Process for producing a semiconductor device |
| US5474952A (en) * | 1989-10-11 | 1995-12-12 | Nippondenso Co., Ltd. | Process for producing a semiconductor device |
| US5627399A (en) * | 1989-10-11 | 1997-05-06 | Nippondenso Co., Ltd. | Semiconductor device |
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