JPH01304748A - Ｅｃｌゲートアレイ - Google Patents
ＥｃｌゲートアレイInfo
- Publication number
- JPH01304748A JPH01304748A JP13584288A JP13584288A JPH01304748A JP H01304748 A JPH01304748 A JP H01304748A JP 13584288 A JP13584288 A JP 13584288A JP 13584288 A JP13584288 A JP 13584288A JP H01304748 A JPH01304748 A JP H01304748A
- Authority
- JP
- Japan
- Prior art keywords
- output buffer
- output
- power supply
- layer wirings
- electric source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 63
- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 14
- 239000007853 buffer solution Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＣＬゲートアレイに関し、特に出力バッファ
電源パターンのレイアウトに関する。
電源パターンのレイアウトに関する。
従来の二層配線からなるＥＣＬゲートアレイの出力バッ
ファのレイアウトについて説明する。この出力バッファ
としては、第２図の回路図に示すように、トランジスタ
Ｑｘ”Ｑ７及び抵抗Ｒ１〜Ｒ５によって構成されたもの
を用いる。この回路は、第８図に示す第一層配線の電極
のみを示したトランジスタＱｔ〜Ｑ？及び抵抗Ｒ１〜Ｒ
９の領域３２をレイアウトし、この出力バッファ下地３
６の上に、第９図に示すように、第一層配線３１で各素
子間を接続し、第二層配線３３からなる電源パターンＧ
ＮＤＡ２２．ＧＮＤ２Ｂ。
ファのレイアウトについて説明する。この出力バッファ
としては、第２図の回路図に示すように、トランジスタ
Ｑｘ”Ｑ７及び抵抗Ｒ１〜Ｒ５によって構成されたもの
を用いる。この回路は、第８図に示す第一層配線の電極
のみを示したトランジスタＱｔ〜Ｑ？及び抵抗Ｒ１〜Ｒ
９の領域３２をレイアウトし、この出力バッファ下地３
６の上に、第９図に示すように、第一層配線３１で各素
子間を接続し、第二層配線３３からなる電源パターンＧ
ＮＤＡ２２．ＧＮＤ２Ｂ。
ＶＲＥＰ ２４ 、 Ｖｃｓｇ ２５ 、 ＶＥ２２６
をレイアウトし、スルーホール３４により第一層配線３
１と接続することによって構成していた。
をレイアウトし、スルーホール３４により第一層配線３
１と接続することによって構成していた。
これら出力バッファ１１〜１７を、第９図のように並べ
ることにより出力バッファ列とし、隣接する出力バッフ
ァの第二Ｍ配線からなる電源パターンＧＮ ＤＡ、
ＧＮＤ 、 ＶＦＬＥＦ 、 Ｖｃｓｉ 、 ＶＥ
Ｅは各々の出力バッファ間で接続され電源バス２７をな
していた。この出力バッファは、論理の反転を行なわな
いため、抵抗Ｒ５を使用しておらず、この抵抗Ｒ５の両
端子間が短絡されている〔発明が解決しようとする課題
〕 上述した従来のＥＣＬゲートアレイは、出力バッファ列
上に第二層配線からなる電源バスがレイアウトされてい
るため、出力バッファを構成するトラジスタ抵抗、及び
これらトランジスタと抵抗とを接続する第−増配線と、
第二層配線による電源バスとの間に寄生容量を生じ、特
に第２図中のノードＮ及び出力端子ＯＵＴにそれぞれ生
じる寄生容量Ｃ１及びＣ２により出力バッファのゲート
遅延時間が大きくなるという欠点がある。
ることにより出力バッファ列とし、隣接する出力バッフ
ァの第二Ｍ配線からなる電源パターンＧＮ ＤＡ、
ＧＮＤ 、 ＶＦＬＥＦ 、 Ｖｃｓｉ 、 ＶＥ
Ｅは各々の出力バッファ間で接続され電源バス２７をな
していた。この出力バッファは、論理の反転を行なわな
いため、抵抗Ｒ５を使用しておらず、この抵抗Ｒ５の両
端子間が短絡されている〔発明が解決しようとする課題
〕 上述した従来のＥＣＬゲートアレイは、出力バッファ列
上に第二層配線からなる電源バスがレイアウトされてい
るため、出力バッファを構成するトラジスタ抵抗、及び
これらトランジスタと抵抗とを接続する第−増配線と、
第二層配線による電源バスとの間に寄生容量を生じ、特
に第２図中のノードＮ及び出力端子ＯＵＴにそれぞれ生
じる寄生容量Ｃ１及びＣ２により出力バッファのゲート
遅延時間が大きくなるという欠点がある。
本発明の目的は、このような欠点を除き、出力バッファ
を構成するトランジスタ、抵抗を形成する第−増配線、
及び出力端子を形成する第−増配線上に第二層配線から
なる電源パターンを存在したいようにして、寄生容量を
少くし、ゲート遅延時間の遅れを少くしたＥＬＣゲート
アレイを提供することにある。
を構成するトランジスタ、抵抗を形成する第−増配線、
及び出力端子を形成する第−増配線上に第二層配線から
なる電源パターンを存在したいようにして、寄生容量を
少くし、ゲート遅延時間の遅れを少くしたＥＬＣゲート
アレイを提供することにある。
本発明の構成は、入力信号を差動増幅トランジスタによ
り増幅しエミッタフォロワの出力トランジスタから出力
する型式の出力バッファを配列して出力バッファ列を設
け、これら出力バッファ列のトランジスタおよび抵抗を
第−増配線とし、これら出力バッファ列に供給される第
１および第２の電源配線と第１および第２の基準電圧配
線とを第二層配線として配置したＥＣＬゲートアレイに
おいて、前記出力バッファを構成する一対の差動トラン
ジスタおよび出力トランジスタの各素子上に前記第二層
配線からなる電源パターンを設けない出力バッファを前
記出力バッファ列の中央部分・：こ配列し、この中央の
出力バッファへの電源接続を両側の第二層配線から行う
ようにしたことを特徴とする。
り増幅しエミッタフォロワの出力トランジスタから出力
する型式の出力バッファを配列して出力バッファ列を設
け、これら出力バッファ列のトランジスタおよび抵抗を
第−増配線とし、これら出力バッファ列に供給される第
１および第２の電源配線と第１および第２の基準電圧配
線とを第二層配線として配置したＥＣＬゲートアレイに
おいて、前記出力バッファを構成する一対の差動トラン
ジスタおよび出力トランジスタの各素子上に前記第二層
配線からなる電源パターンを設けない出力バッファを前
記出力バッファ列の中央部分・：こ配列し、この中央の
出力バッファへの電源接続を両側の第二層配線から行う
ようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のＥＣＬゲートアレイの出力
バッファ列を示したチップレイアウト図、第３図は第１
図の部品配置を示すレイアウト図、第４図は第１図の部
品および配線のレイアウト図である。本実施例は、チッ
プ１の上辺及び下辺に出力バッファ１１〜１７が７個隣
接して並べられている。出力バッファ１１〜１３及び出
力バッファ１５〜１７の部分には、各々の出力バッファ
の電源端子ＧＮＤＡ、ＧＮＤ、Ｖ艮。、。
バッファ列を示したチップレイアウト図、第３図は第１
図の部品配置を示すレイアウト図、第４図は第１図の部
品および配線のレイアウト図である。本実施例は、チッ
プ１の上辺及び下辺に出力バッファ１１〜１７が７個隣
接して並べられている。出力バッファ１１〜１３及び出
力バッファ１５〜１７の部分には、各々の出力バッファ
の電源端子ＧＮＤＡ、ＧＮＤ、Ｖ艮。、。
Ｖ Ｃ８Ｒ、Ｖ ｔｗに接続する第二層配線３３からな
る各々の電源パターンＧＮＤＡ２．ＧＮＤ３゜ＶＲｉｐ
４ 、 Ｖｃｓｇ ５ 、 ＶＥＩ！６が電源バス７
を形成している。また、出力バッファ１４の部分では、
電源バス７は左右で不連続となっている。
る各々の電源パターンＧＮＤＡ２．ＧＮＤ３゜ＶＲｉｐ
４ 、 Ｖｃｓｇ ５ 、 ＶＥＩ！６が電源バス７
を形成している。また、出力バッファ１４の部分では、
電源バス７は左右で不連続となっている。
次に、各々の出力バッファのレイアウトについて説明す
る。出力バッファ１１〜１３及び出力バッファ１５〜１
７は、従来例の第８図と同様のレイアウトであり、出力
バッファ１４は、第３図のように、トランジスタＱ１〜
Ｑフ及び抵抗Ｒ１〜Ｒ３がレイアウトされた出力バッフ
ァとなっている。この素子上を第４図に示すように、各
素子間を第−増配線３１で接続し、第二層配線３３から
なる電源パターンＧＮＤＡ２゜２’ 、ＧＮＤ３，３’
、ＶＲＥＰ ４．ＶＣ５Ｅ ５゜ＶＥＥ６，６’をレ
イアウトし、スルーホール３４により第−増配線３１と
接続している。ここで第２図の電源端子ＧＮＤＡのレイ
アウトは、ＧＮＤＡ２とＧＮＤＡ２’に分離され、電源
端子ＧＮＤのレイアウトはＧＮＤ３とＧＮＤ３’とに分
離されることにより、Ｑ＋ 、Ｑ２ 、Ｑ４ 、Ｑ５．
Ｒｔ上に第二層からなる電源パターンをレイアウトする
ことなしに出力バッファを構成できる。出力バッファ１
４の第二層３３からなる各電源パターンＧＮＤＡ２．Ｇ
ＮＤ３．Ｖｅｅｒ ４．ＶＥＥ６は、出力バッファ１５
の第二層３３からなる各電源パタ−ンのＧＮＤＡ、ＧＮ
Ｄ、ＶＲＥＰ 、ＶＥＲに接続され、出力バッファ１４
の第二層配線からなる各電源パターンＧＮＤＡ２’ 、
ＧＮＤ３’ 、ＶｃｓＥ５ 、 Ｖ ＥＥ６ ’は、出
力バッファは、出力バッファ１３の第二層からなる各電
源パターンＧＮＤＡ。
る。出力バッファ１１〜１３及び出力バッファ１５〜１
７は、従来例の第８図と同様のレイアウトであり、出力
バッファ１４は、第３図のように、トランジスタＱ１〜
Ｑフ及び抵抗Ｒ１〜Ｒ３がレイアウトされた出力バッフ
ァとなっている。この素子上を第４図に示すように、各
素子間を第−増配線３１で接続し、第二層配線３３から
なる電源パターンＧＮＤＡ２゜２’ 、ＧＮＤ３，３’
、ＶＲＥＰ ４．ＶＣ５Ｅ ５゜ＶＥＥ６，６’をレ
イアウトし、スルーホール３４により第−増配線３１と
接続している。ここで第２図の電源端子ＧＮＤＡのレイ
アウトは、ＧＮＤＡ２とＧＮＤＡ２’に分離され、電源
端子ＧＮＤのレイアウトはＧＮＤ３とＧＮＤ３’とに分
離されることにより、Ｑ＋ 、Ｑ２ 、Ｑ４ 、Ｑ５．
Ｒｔ上に第二層からなる電源パターンをレイアウトする
ことなしに出力バッファを構成できる。出力バッファ１
４の第二層３３からなる各電源パターンＧＮＤＡ２．Ｇ
ＮＤ３．Ｖｅｅｒ ４．ＶＥＥ６は、出力バッファ１５
の第二層３３からなる各電源パタ−ンのＧＮＤＡ、ＧＮ
Ｄ、ＶＲＥＰ 、ＶＥＲに接続され、出力バッファ１４
の第二層配線からなる各電源パターンＧＮＤＡ２’ 、
ＧＮＤ３’ 、ＶｃｓＥ５ 、 Ｖ ＥＥ６ ’は、出
力バッファは、出力バッファ１３の第二層からなる各電
源パターンＧＮＤＡ。
Ｇ Ｎ Ｄ 、 ＶｃｓＥ、 ＶＥＲに接続されている
。
。
第５図は本発明の第２の実施例のＥＣＬゲートアレイの
チップレイアウト図である。本実施例は、第１の実施例
と同様に出力バッファ１４は、第２図中のトランジスタ
Ｑｌ 、 Ｃ３、Ｃ４、Ｑ７抵抗Ｒ１，ノードＮを形成
する第−増配線３１、及び出力端子ＯＵＴを形成する第
−増配線３１上に第二層配線３３からなる電源パターン
がレイアウトされていない。この実施例では、出力バッ
ファ１４中の第二層配線３３からなる電源パターンＶＥ
Ｅ８が隣接する第二層からなる電源パターンと接続され
ているため、第１の実施例に比べより安定な電源Ｖ１１
Ｂを各々の出力バッファ１１〜１７に供給できるという
利点がある。
チップレイアウト図である。本実施例は、第１の実施例
と同様に出力バッファ１４は、第２図中のトランジスタ
Ｑｌ 、 Ｃ３、Ｃ４、Ｑ７抵抗Ｒ１，ノードＮを形成
する第−増配線３１、及び出力端子ＯＵＴを形成する第
−増配線３１上に第二層配線３３からなる電源パターン
がレイアウトされていない。この実施例では、出力バッ
ファ１４中の第二層配線３３からなる電源パターンＶＥ
Ｅ８が隣接する第二層からなる電源パターンと接続され
ているため、第１の実施例に比べより安定な電源Ｖ１１
Ｂを各々の出力バッファ１１〜１７に供給できるという
利点がある。
従来例では出力バッファのノードＮをなす第−増配線と
第二層配線からなる電源パターンとの間に生ずる寄生容
量Ｃ１は０．５ｐＦであり、出力端子の第−増配線と第
二層配線の電源パターンとの間に生ずる寄生容量Ｃ２は
１．０ｐＦであった。第２図の出力バッファにおいて、
抵抗Ｒ５を流れる電流を４ｍＡ、出力端子を一２■５０
Ωで終端した場合の出力バッファのゲート遅延時間ｔＰ
ｄと寄生容量Ｃ１およびＣ２との関係は、第８図および
第９図に示される。
第二層配線からなる電源パターンとの間に生ずる寄生容
量Ｃ１は０．５ｐＦであり、出力端子の第−増配線と第
二層配線の電源パターンとの間に生ずる寄生容量Ｃ２は
１．０ｐＦであった。第２図の出力バッファにおいて、
抵抗Ｒ５を流れる電流を４ｍＡ、出力端子を一２■５０
Ωで終端した場合の出力バッファのゲート遅延時間ｔＰ
ｄと寄生容量Ｃ１およびＣ２との関係は、第８図および
第９図に示される。
第８図から寄生容量ｃｌ＝Ｑ、５ｐＦではｔｐｄが２０
ｐｓ遅くなり、第９図から寄生容量Ｃ２＝１．０ｐＦで
はｔｐａが２０ｐｓ遅くなっていることがわかる。
ｐｓ遅くなり、第９図から寄生容量Ｃ２＝１．０ｐＦで
はｔｐａが２０ｐｓ遅くなっていることがわかる。
一方、本実施例では、これらの寄生容量をもたないため
、出力バッファ列中の一つ以上の出力バッファのゲート
遅延ｊｐｄを他の出力バッファより４０ｐｓ早めること
が出来、１０％程度早い応答速度とすることができる。
、出力バッファ列中の一つ以上の出力バッファのゲート
遅延ｊｐｄを他の出力バッファより４０ｐｓ早めること
が出来、１０％程度早い応答速度とすることができる。
以上説明したように、本発明の構成によれば、第二層配
線からなる電源バスに被われた出力バッファ列中のひと
つ以上の出力バッファのトランジスタＱ＋ 、Ｃ３、Ｃ
４、Ｑフ、抵抗Ｒ１，ノードＮを形成する第−増配線、
及び出力端子を形成する第−増配線上に、第二層配線か
らなる電源パターンが除いていることにより、各トラン
ジスタ、抵抗及びノードを形成する第−増配線、及び出
力端子を形成する第−増配線と、第二層配線からなる電
源パターンとの間の寄生容量をなくすことができ、その
分だけゲート遅延量を早めることが出来、回路応答速度
を早めることができるという効果がある。
線からなる電源バスに被われた出力バッファ列中のひと
つ以上の出力バッファのトランジスタＱ＋ 、Ｃ３、Ｃ
４、Ｑフ、抵抗Ｒ１，ノードＮを形成する第−増配線、
及び出力端子を形成する第−増配線上に、第二層配線か
らなる電源パターンが除いていることにより、各トラン
ジスタ、抵抗及びノードを形成する第−増配線、及び出
力端子を形成する第−増配線と、第二層配線からなる電
源パターンとの間の寄生容量をなくすことができ、その
分だけゲート遅延量を早めることが出来、回路応答速度
を早めることができるという効果がある。
第１図は本発明の第一の実施例のＥＣＬゲートアレイの
出力バッファ列のレイアウト図、第２図は一般の出力バ
ッファの一例の回路図、第３図。 第４図は第１図の出力バッファを構成しているトランジ
スタ、抵抗を含むレイアウト図および第−増配線と部品
とのレイアウト図、第５図は本発明の第２の実施例の出
力バッファのレイアウト図、第６図、第７図は出力バッ
ファのゲート遅延時間と寄生容量Ｃ１および寄生容量Ｃ
２との関係を示す特性図、第８図、第９図は従来の出力
バッファ列の一例の部品レイアウト図および配線レイア
ウト図である。 １・・・チップ、１１〜１７・・・出力バッファ、２゜
２’ 、２２・・・接地パターンＧＮＤＡ、３．３’。 ２３・・・接地パターンＧＮＤ、４．４’ 、２４・・
・電源パターンＶＲｉｐ 、５．５’ 、２５・・・電
源パターンＶｃｓｇ 、６．６’ 、８．２６−電源パ
ターンＶＥＥ、７，２７・・・電源バス、３１・・・第
−増配線、３２・・・トランジスタ、抵抗部、３３・・
・第二層配線、３４・・・スルーホール、３６・・・出
力バッファ下地、Ｑ １〜Ｑ ７− トランジスタ、Ｑ
ｌｂｌ Ｑ １０゜Ｑｌｓ・・・ベース、コレクタ、
エミッタ電極、Ｒ１−Ｒ５−・・抵抗、Ｒ１ａ％ Ｒ，
５，・・・抵抗Ｒ１〜Ｒ１の電極。 寄生容量 ＣＩ 第６ 図 第７図 第８図 第′：？図
出力バッファ列のレイアウト図、第２図は一般の出力バ
ッファの一例の回路図、第３図。 第４図は第１図の出力バッファを構成しているトランジ
スタ、抵抗を含むレイアウト図および第−増配線と部品
とのレイアウト図、第５図は本発明の第２の実施例の出
力バッファのレイアウト図、第６図、第７図は出力バッ
ファのゲート遅延時間と寄生容量Ｃ１および寄生容量Ｃ
２との関係を示す特性図、第８図、第９図は従来の出力
バッファ列の一例の部品レイアウト図および配線レイア
ウト図である。 １・・・チップ、１１〜１７・・・出力バッファ、２゜
２’ 、２２・・・接地パターンＧＮＤＡ、３．３’。 ２３・・・接地パターンＧＮＤ、４．４’ 、２４・・
・電源パターンＶＲｉｐ 、５．５’ 、２５・・・電
源パターンＶｃｓｇ 、６．６’ 、８．２６−電源パ
ターンＶＥＥ、７，２７・・・電源バス、３１・・・第
−増配線、３２・・・トランジスタ、抵抗部、３３・・
・第二層配線、３４・・・スルーホール、３６・・・出
力バッファ下地、Ｑ １〜Ｑ ７− トランジスタ、Ｑ
ｌｂｌ Ｑ １０゜Ｑｌｓ・・・ベース、コレクタ、
エミッタ電極、Ｒ１−Ｒ５−・・抵抗、Ｒ１ａ％ Ｒ，
５，・・・抵抗Ｒ１〜Ｒ１の電極。 寄生容量 ＣＩ 第６ 図 第７図 第８図 第′：？図
Claims (1)
- 入力信号を差動増幅トランジスタにより増幅しエミッ
タフォロワの出力トランジスタから出力する型式の出力
バッファを配列して出力バッファ列を設け、これら出力
バッファ列のトランジスタおよび抵抗を第一層配線とし
、これら出力バッファ列に供給される第１および第２の
電源配線と第１および第２の基準電圧配線とを第二層配
線として配置したＥＣＬゲートアレイにおいて、前記出
力バッファを構成する一対の差動トランジスタおよび出
力トランジスタの各素子上に前記第二層配線からなる電
源パターンを設けない出力バッファを前記出力バッファ
列の中央部分に配列し、この中央の出力バッファへの電
源接続を両側の第二層配線から行うようにしたことを特
徴とするＥＣＬゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13584288A JPH01304748A (ja) | 1988-06-01 | 1988-06-01 | Ｅｃｌゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13584288A JPH01304748A (ja) | 1988-06-01 | 1988-06-01 | Ｅｃｌゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01304748A true JPH01304748A (ja) | 1989-12-08 |
Family
ID=15161037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13584288A Pending JPH01304748A (ja) | 1988-06-01 | 1988-06-01 | Ｅｃｌゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01304748A (ja) |
-
1988
- 1988-06-01 JP JP13584288A patent/JPH01304748A/ja active Pending
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