JPH0132522B2 - - Google Patents
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- JPH0132522B2 JPH0132522B2 JP55119604A JP11960480A JPH0132522B2 JP H0132522 B2 JPH0132522 B2 JP H0132522B2 JP 55119604 A JP55119604 A JP 55119604A JP 11960480 A JP11960480 A JP 11960480A JP H0132522 B2 JPH0132522 B2 JP H0132522B2
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- Japan
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- circuit
- full
- voltage
- contact
- output
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B15/00—Systems controlled by a computer
- G05B15/02—Systems controlled by a computer electric
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/795—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar transistors
- H03K17/7955—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar transistors using phototransistors
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- Automation & Control Theory (AREA)
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- Input From Keyboards Or The Like (AREA)
- Control By Computers (AREA)
Description
この発明は、コンピユータのデジタル入力等に
データ信号を供給するデジタル入力回路に関す
る。 従来、この種の回路として第１図に示すものが
あつた。第１図において、１はデジタル入力回
路、２は交流電源、３は一端が交流電源２に接続
され、閉成によりデジタル入力回路１に交流電源
２の電圧を印加させる接点、４は接点３の両端間
に存在する浮遊容量である。 デジタル入力回路１において、５は接点３を介
して印加される交流電源２の電圧を全波整流し脈
動電圧を出力する全波整流回路、６は抵抗Ｒ及び
コンデンサＣよりなる平滑回路、７は抵抗、９は
抵抗７を介して平滑回路６の出力電圧が印加され
るフオト・カプラのダイオード、８はダイオード
９を保護のために並列接続したダイオード、１０
はフオト・カプラのトランジスタ１３に駆動用の
電圧を印加する抵抗で、線１１を介して図示なし
の値流電源に接続されている。１２は出力側の零
ボルト点、１４はトランジスタ１３の出力端であ
る。 動作を説明すると、接点３が開略のときは、交
流電源２の電圧が整流回路５に印加されないた
め、フオト・カプラのダイオード９には電圧が印
加されない。従つて、フオト・カプラの出力端１
４はハイ・レベルとなる。 一方、接点３が閉成されると、前述と逆に、整
流回路５に交流電源２の電圧が印加され、整流回
路５の出力電圧は平滑回路６及び抵抗７を介して
ダイオード９に印加される。従つて、フオト・カ
プラのトランジスタ１３がオンとなり、その出力
端１４はロー・レベルとなる。 このようにしてデジタル入力回路は、接点３が
オフのときはハイ・レベル、またオンのときはロ
ー・レベルとなるデータ信号を出力し、図示しな
いプロセツサに供給する。平滑回路６が設けられ
ている理由を説明する。 全波整流回路５の出力電圧は脈動電圧となつて
おり、これを定電圧にする定電圧回路は設けられ
ていない。そのためダイオード９には脈動電圧が
加わつている。 接点３が閉のとき、ダイオード９に第３図ａの
ような脈動電圧が流れトランジスタ１３がオンと
なり、トランジスタ出力は“Ｌ”となる。平滑回
路６が設けられていない場合、ダイオード９に流
れる電流は脈動電流のため、第３図ａのように一
瞬零になり、このとき、トランジスタ１３がオフ
となり、第３図ｂのように出力は“Ｈ”となる。
この一瞬の“Ｈ”を取り除くために平滑回路６が
設けられる。 なお、平滑回路６を入力側回路に設けないで、
出力側の、トランジスタ１３のコレクタとエミツ
タの間に、平滑回路６と同様の平滑回路を設ける
ようにしてもよい。 従来のデジタル入力回路は、前記のように構成
されているので、例えば浮遊容量が100PF／ｍも
ある線を１Kmも張設すると全体の浮遊容量は0.1
ｍＦにもなり、この浮遊容量のインダクタンスＺ
は32Ωという小さな値となる。従つて、接点３に
至るまでの線が長くなると、浮遊容量が増大し、
接点が閉から開になつてもその充電電流によりフ
オト・カプラのトランジスタがオンのままとな
り、そのフオト・カプラの出力信号、即ちデータ
信号の変化が遅れてしまい、プロセツサーにデー
タ信号を誤つて読み込ませる欠点があつた。 この発明は、上記のような従来のものの欠点を
除去するためになされたもので、浮遊容量の悪影
響を少なくでき、かつ専用の直流電源を必要とし
ない経済性の良いデジタル入力回路を提供するこ
とを目的とする。 以下、この発明の一実施例を図について説明す
る。第２図において、５は直流交流電源２に接続
された全波整流回路、３は全波整流回路５の出力
端に互いに並列に接続された複数の接点である。
なお、その他の構成は第１図と同様である。 次に動作を説明する。接点３が開から閉となる
と、平滑回路６及び抵抗７を介してフオト・カプ
ラのダイオード９に全波整流回路５から第３図ａ
に示す電流が流れるので、その出力端１４をロ
ー・レベルにする。 ここで、Ｅは交流電源２の電圧、Ｒは平滑回路
６の抵抗と抵抗７の和の値とすると、上記ダイオ
ード９に流れる平均電流は
データ信号を供給するデジタル入力回路に関す
る。 従来、この種の回路として第１図に示すものが
あつた。第１図において、１はデジタル入力回
路、２は交流電源、３は一端が交流電源２に接続
され、閉成によりデジタル入力回路１に交流電源
２の電圧を印加させる接点、４は接点３の両端間
に存在する浮遊容量である。 デジタル入力回路１において、５は接点３を介
して印加される交流電源２の電圧を全波整流し脈
動電圧を出力する全波整流回路、６は抵抗Ｒ及び
コンデンサＣよりなる平滑回路、７は抵抗、９は
抵抗７を介して平滑回路６の出力電圧が印加され
るフオト・カプラのダイオード、８はダイオード
９を保護のために並列接続したダイオード、１０
はフオト・カプラのトランジスタ１３に駆動用の
電圧を印加する抵抗で、線１１を介して図示なし
の値流電源に接続されている。１２は出力側の零
ボルト点、１４はトランジスタ１３の出力端であ
る。 動作を説明すると、接点３が開略のときは、交
流電源２の電圧が整流回路５に印加されないた
め、フオト・カプラのダイオード９には電圧が印
加されない。従つて、フオト・カプラの出力端１
４はハイ・レベルとなる。 一方、接点３が閉成されると、前述と逆に、整
流回路５に交流電源２の電圧が印加され、整流回
路５の出力電圧は平滑回路６及び抵抗７を介して
ダイオード９に印加される。従つて、フオト・カ
プラのトランジスタ１３がオンとなり、その出力
端１４はロー・レベルとなる。 このようにしてデジタル入力回路は、接点３が
オフのときはハイ・レベル、またオンのときはロ
ー・レベルとなるデータ信号を出力し、図示しな
いプロセツサに供給する。平滑回路６が設けられ
ている理由を説明する。 全波整流回路５の出力電圧は脈動電圧となつて
おり、これを定電圧にする定電圧回路は設けられ
ていない。そのためダイオード９には脈動電圧が
加わつている。 接点３が閉のとき、ダイオード９に第３図ａの
ような脈動電圧が流れトランジスタ１３がオンと
なり、トランジスタ出力は“Ｌ”となる。平滑回
路６が設けられていない場合、ダイオード９に流
れる電流は脈動電流のため、第３図ａのように一
瞬零になり、このとき、トランジスタ１３がオフ
となり、第３図ｂのように出力は“Ｈ”となる。
この一瞬の“Ｈ”を取り除くために平滑回路６が
設けられる。 なお、平滑回路６を入力側回路に設けないで、
出力側の、トランジスタ１３のコレクタとエミツ
タの間に、平滑回路６と同様の平滑回路を設ける
ようにしてもよい。 従来のデジタル入力回路は、前記のように構成
されているので、例えば浮遊容量が100PF／ｍも
ある線を１Kmも張設すると全体の浮遊容量は0.1
ｍＦにもなり、この浮遊容量のインダクタンスＺ
は32Ωという小さな値となる。従つて、接点３に
至るまでの線が長くなると、浮遊容量が増大し、
接点が閉から開になつてもその充電電流によりフ
オト・カプラのトランジスタがオンのままとな
り、そのフオト・カプラの出力信号、即ちデータ
信号の変化が遅れてしまい、プロセツサーにデー
タ信号を誤つて読み込ませる欠点があつた。 この発明は、上記のような従来のものの欠点を
除去するためになされたもので、浮遊容量の悪影
響を少なくでき、かつ専用の直流電源を必要とし
ない経済性の良いデジタル入力回路を提供するこ
とを目的とする。 以下、この発明の一実施例を図について説明す
る。第２図において、５は直流交流電源２に接続
された全波整流回路、３は全波整流回路５の出力
端に互いに並列に接続された複数の接点である。
なお、その他の構成は第１図と同様である。 次に動作を説明する。接点３が開から閉となる
と、平滑回路６及び抵抗７を介してフオト・カプ
ラのダイオード９に全波整流回路５から第３図ａ
に示す電流が流れるので、その出力端１４をロ
ー・レベルにする。 ここで、Ｅは交流電源２の電圧、Ｒは平滑回路
６の抵抗と抵抗７の和の値とすると、上記ダイオ
ード９に流れる平均電流は
【式】となる。
なお、この場合、従来のデジタル入力回路のと
きと同様の理由で平滑回路６が設けられている。 第２図において、接点３が開かれると、ダイオ
ード９に電流が流れなくなり、その出力端１４は
ハイ・レベルとなる。 接点３が開のとき、接点３に接続された線（ケ
ーブル）の長さが無限大であるとすると、浮遊容
量が無限大となつて、ダイオード９には第４図ａ
に示すように、平均値に実効値を重畳したような
電流が流れる。 しかし、この電流は、(1)式に示すような値とな
つて、交流電圧をそのまま接点３に供給した場合
に比べてはるかに小さい。 但し、ａ＝sin-1２／π＝0.69 ……(2) ∫2.45 0.69（sinθ−２／π）dθ＝〔−cosθ−２／π
θ〕2.45 0.69 ＝（0.77−1.56）＋（0.77＋0.44） ……(3) ＝0.42 また、第２図において接点３が開の場合に、平
滑回路６が設けられていれば、次のような理由で
出力端１４からの出力信号の誤動作が防止でき
る。 全波整流回路５の出力電圧は脈動電圧となつて
いるから、接点３が開のとき、浮遊容量４を有す
る線（ケーブル）の長さが無限大であるとする
と、ダイオード９に第４図ａのような脈動電圧が
流れる。平滑回路６が設けられていない場合、ダ
イオード９に流れる電流のピーク値がスレツシヨ
レベル値より大きくなることがあり、このとき
は、トランジスタ１３のコレクタ出力が、第４図
ｂのように一瞬“Ｌ”になる可能性がある。従つ
て、この一瞬のピーク値を小さくするために平滑
回路６が設けられる。 なお、この場合も、平滑回路６を入力側回路に
設けないで、出力側に、平滑回路６と同様の平滑
回路を設けるようにしてもよい。 上述のように接点が開のときに流れる電流値は
交流電圧印加のときに比べて、はるかに小さくな
ることがわかる。 従つて、抵抗Ｒ、ダイオード９、プロセツサ側
の受信素子（トランジスタ１３など）を適当に選
ぶことによつて、定電圧を供給する直流電源を用
いなくとも浮遊容量による悪影響をなくすことが
できる。 なお、上記実施例では、論理レベルの信号を得
る信号回路として、フオト・カプラを設けた場合
を説明したが、リレーを設けてもよく（この場
合、ダイオード９の代りにリレーのコイル、トラ
ンジスタ１３の代りにリレーの接点を設ける）、
上記実施例と同様の効果を奏する。フオト・カプ
ラの代りにリレーを設けた場合は、入力側の平滑
回路６及び前に説明した出力側の平滑回路は設け
なくても、リレーが誤動作を起すことはない。 以上のようにこの発明によれば、交流電圧を全
波整流し、脈動電圧を出力する全波整流回路と、
この全波整流回路の出力端に互いに並列に接続さ
れた複数の接点と、これらの接点を介して全波整
流回路からの脈動電圧が入力され、各接点の開閉
状態に対応した論理レベルの信号を出力する出力
部とを備えたデジタル入力回路としたので、接点
に交流電圧印加の場合と比べて、接点開時の浮遊
容量による悪影響が少なくなり、コンピユータ等
にデジタル信号を正確に入力できる。また、交流
電圧を全波整流した脈動電圧を用いるように構成
したので、定電圧回路をもつ専用の直流電源を必
要とせず、簡単な回路構成で安価に得られる効果
がある。
きと同様の理由で平滑回路６が設けられている。 第２図において、接点３が開かれると、ダイオ
ード９に電流が流れなくなり、その出力端１４は
ハイ・レベルとなる。 接点３が開のとき、接点３に接続された線（ケ
ーブル）の長さが無限大であるとすると、浮遊容
量が無限大となつて、ダイオード９には第４図ａ
に示すように、平均値に実効値を重畳したような
電流が流れる。 しかし、この電流は、(1)式に示すような値とな
つて、交流電圧をそのまま接点３に供給した場合
に比べてはるかに小さい。 但し、ａ＝sin-1２／π＝0.69 ……(2) ∫2.45 0.69（sinθ−２／π）dθ＝〔−cosθ−２／π
θ〕2.45 0.69 ＝（0.77−1.56）＋（0.77＋0.44） ……(3) ＝0.42 また、第２図において接点３が開の場合に、平
滑回路６が設けられていれば、次のような理由で
出力端１４からの出力信号の誤動作が防止でき
る。 全波整流回路５の出力電圧は脈動電圧となつて
いるから、接点３が開のとき、浮遊容量４を有す
る線（ケーブル）の長さが無限大であるとする
と、ダイオード９に第４図ａのような脈動電圧が
流れる。平滑回路６が設けられていない場合、ダ
イオード９に流れる電流のピーク値がスレツシヨ
レベル値より大きくなることがあり、このとき
は、トランジスタ１３のコレクタ出力が、第４図
ｂのように一瞬“Ｌ”になる可能性がある。従つ
て、この一瞬のピーク値を小さくするために平滑
回路６が設けられる。 なお、この場合も、平滑回路６を入力側回路に
設けないで、出力側に、平滑回路６と同様の平滑
回路を設けるようにしてもよい。 上述のように接点が開のときに流れる電流値は
交流電圧印加のときに比べて、はるかに小さくな
ることがわかる。 従つて、抵抗Ｒ、ダイオード９、プロセツサ側
の受信素子（トランジスタ１３など）を適当に選
ぶことによつて、定電圧を供給する直流電源を用
いなくとも浮遊容量による悪影響をなくすことが
できる。 なお、上記実施例では、論理レベルの信号を得
る信号回路として、フオト・カプラを設けた場合
を説明したが、リレーを設けてもよく（この場
合、ダイオード９の代りにリレーのコイル、トラ
ンジスタ１３の代りにリレーの接点を設ける）、
上記実施例と同様の効果を奏する。フオト・カプ
ラの代りにリレーを設けた場合は、入力側の平滑
回路６及び前に説明した出力側の平滑回路は設け
なくても、リレーが誤動作を起すことはない。 以上のようにこの発明によれば、交流電圧を全
波整流し、脈動電圧を出力する全波整流回路と、
この全波整流回路の出力端に互いに並列に接続さ
れた複数の接点と、これらの接点を介して全波整
流回路からの脈動電圧が入力され、各接点の開閉
状態に対応した論理レベルの信号を出力する出力
部とを備えたデジタル入力回路としたので、接点
に交流電圧印加の場合と比べて、接点開時の浮遊
容量による悪影響が少なくなり、コンピユータ等
にデジタル信号を正確に入力できる。また、交流
電圧を全波整流した脈動電圧を用いるように構成
したので、定電圧回路をもつ専用の直流電源を必
要とせず、簡単な回路構成で安価に得られる効果
がある。
第１図は従来のデジタル入力回路を示す回路
図、第２図はこの発明の一実施例によるデジタル
入力回路を示す回路図、第３図ａは第１図及び第
２図に示す回路の接点閉時の動作を示す波形図、
第４図ａは第２図に示す回路において線長を無限
大とした場合の接点開時の動作を示す波形図、第
３図ｂ及び第４図ｂは、それぞれ第３図ａ及び第
４図ａの場合に出力される信号を示す波形図であ
る。 １……デジタル入力回路、２……交流電源、３
……接点、４……浮遊容量、５……全波整流回
路、６……平滑回路、９……フオト・カプラのダ
イオード、１３……出力用トランジスタ、１４…
…出力端。
図、第２図はこの発明の一実施例によるデジタル
入力回路を示す回路図、第３図ａは第１図及び第
２図に示す回路の接点閉時の動作を示す波形図、
第４図ａは第２図に示す回路において線長を無限
大とした場合の接点開時の動作を示す波形図、第
３図ｂ及び第４図ｂは、それぞれ第３図ａ及び第
４図ａの場合に出力される信号を示す波形図であ
る。 １……デジタル入力回路、２……交流電源、３
……接点、４……浮遊容量、５……全波整流回
路、６……平滑回路、９……フオト・カプラのダ
イオード、１３……出力用トランジスタ、１４…
…出力端。
Claims (1)
- １ 交流電圧を全波整流し、脈動電圧を出力する
全波整流回路と、前記全波整流回路の出力端に互
いに並列に接続された複数の接点と、これらの接
点を介して前記全波整流回路からの脈動電圧が入
力され、前記各接点の開閉状態に対応した論理レ
ベルの信号を出力する出力部とを備えたデジタル
入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55119604A JPS5741730A (en) | 1980-08-26 | 1980-08-26 | Digital input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55119604A JPS5741730A (en) | 1980-08-26 | 1980-08-26 | Digital input circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5741730A JPS5741730A (en) | 1982-03-09 |
| JPH0132522B2 true JPH0132522B2 (ja) | 1989-07-05 |
Family
ID=14765500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55119604A Granted JPS5741730A (en) | 1980-08-26 | 1980-08-26 | Digital input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5741730A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5741076B2 (ja) | 2010-12-09 | 2015-07-01 | ソニー株式会社 | 画像処理装置及び画像処理方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS514018U (ja) * | 1974-06-25 | 1976-01-13 | ||
| JPS5566012A (en) * | 1978-11-09 | 1980-05-19 | Fuji Electric Co Ltd | Input signal circuit |
-
1980
- 1980-08-26 JP JP55119604A patent/JPS5741730A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5741730A (en) | 1982-03-09 |
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