JPH0145218B2 - - Google Patents
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- JPH0145218B2 JPH0145218B2 JP56021542A JP2154281A JPH0145218B2 JP H0145218 B2 JPH0145218 B2 JP H0145218B2 JP 56021542 A JP56021542 A JP 56021542A JP 2154281 A JP2154281 A JP 2154281A JP H0145218 B2 JPH0145218 B2 JP H0145218B2
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- JP
- Japan
- Prior art keywords
- resist
- stencil mask
- thickness
- film
- substrate
- Prior art date
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/004—Photosensitive materials
- G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
- G03F7/11—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having cover layers or intermediate layers, e.g. subbing layers
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- Engineering & Computer Science (AREA)
- Architecture (AREA)
- Structural Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は、リフトオフ用レジストステンシルマ
スクの密着性の向上に関するものである。
スクの密着性の向上に関するものである。
低温プロセスにより作成される素子としては、
ジヨセフソン接合素子、GaAsFET素子、Si半導
体素子等がある。
ジヨセフソン接合素子、GaAsFET素子、Si半導
体素子等がある。
例えば、ジヨセフソン接合素子を応用したスイ
ツチング素子は、スイツチング時間や消費電力が
Si半導体素子に比べてそれぞれ約２桁優れた性能
を有し、高速論理、メモリ素子として期待されて
いる。このジヨセフソン接合素子のパターン形成
は、リフトオフ法により作製される。プロセスの
条件は、ジヨセフソン接合素子の特性劣化を防止
するために70℃以下の低温処理で行つている。金
属層はPb合金系、層間絶縁膜はSiOを用いてい
る。リフトオフ用マスクには、ポジ型のAZ1350J
レジスト（光分解型レジストで米国シブレー社の
商品名）をクロルベンゼン処理を施こしたレジス
トステンシルマスクを用いている。
ツチング素子は、スイツチング時間や消費電力が
Si半導体素子に比べてそれぞれ約２桁優れた性能
を有し、高速論理、メモリ素子として期待されて
いる。このジヨセフソン接合素子のパターン形成
は、リフトオフ法により作製される。プロセスの
条件は、ジヨセフソン接合素子の特性劣化を防止
するために70℃以下の低温処理で行つている。金
属層はPb合金系、層間絶縁膜はSiOを用いてい
る。リフトオフ用マスクには、ポジ型のAZ1350J
レジスト（光分解型レジストで米国シブレー社の
商品名）をクロルベンゼン処理を施こしたレジス
トステンシルマスクを用いている。
通常、このレジストステンシルマスクは次の工
程により作製される。
程により作製される。
(1) 基板上にカツプリング材HMDS（ヘキサジメ
チルジシラザン）をスピン塗布した後、引続い
て、AZ1350Jレジスト膜を1.5μｍの厚さにスピ
ン塗布をして形成する。
チルジシラザン）をスピン塗布した後、引続い
て、AZ1350Jレジスト膜を1.5μｍの厚さにスピ
ン塗布をして形成する。
(2) プリベークとして70℃、30分間処理をする。
(3) 所望のパターン露光を行う。
(4) クロルベンゼン液に10分間浸漬する。
(5) AZ現像液：水＝１：１を用いて２分間処理
をする。
をする。
(6) 水洗後、スピン乾燥をして完了。
上記の工程により作製したレジストステンシル
１４の断面形状を第１図に示す（例えば、特開昭
54−121114号公報）。しかし、前記の条件（レジ
ストベーク条件、70℃以下）では、下地層間絶縁
膜SiO12と接着性がきわめて悪く、現像中におい
て容易にレジストパターンが流れるという問題が
しばしば発生し安定にパターン形成が出来ない。
現状では、HMDS等のカツプリング材を併用し
ても最小線幅10μｍのパターニングが困難であ
る。この問題は、ベーク温度を70℃以上にすれ
ば、ある程度改善される。しかし、ジヨセフソン
接合素子のパターン形成は、プロセス温度の許容
温度が狭くこれが１つの大きな弊害となつてい
る。
１４の断面形状を第１図に示す（例えば、特開昭
54−121114号公報）。しかし、前記の条件（レジ
ストベーク条件、70℃以下）では、下地層間絶縁
膜SiO12と接着性がきわめて悪く、現像中におい
て容易にレジストパターンが流れるという問題が
しばしば発生し安定にパターン形成が出来ない。
現状では、HMDS等のカツプリング材を併用し
ても最小線幅10μｍのパターニングが困難であ
る。この問題は、ベーク温度を70℃以上にすれ
ば、ある程度改善される。しかし、ジヨセフソン
接合素子のパターン形成は、プロセス温度の許容
温度が狭くこれが１つの大きな弊害となつてい
る。
本発明の目的は、このレジストパターンの流れ
を完全に防止し、低温処理においても安定にパタ
ーン形成ができるレジストステンシルマスクの作
製法を提供しようというものである。
を完全に防止し、低温処理においても安定にパタ
ーン形成ができるレジストステンシルマスクの作
製法を提供しようというものである。
本発明によるレジストステンシルマスクの特徴
は、基板とレジストの間にAlの層を設けること
にある。すなわち、次の工程により作製する。
は、基板とレジストの間にAlの層を設けること
にある。すなわち、次の工程により作製する。
(1) 基板上にAlを真空蒸着により10〜200Åの厚
さにカツプリング材として形成する。
さにカツプリング材として形成する。
(2) AZ1350Jレジスト膜を1.5μｍの厚さにスピン
塗布して形成する。
塗布して形成する。
(3) プリベークとして70℃、30分間処理する。
(4) 所望のパターン露光を行う。
(5) クロルベンゼン液に、10分間浸漬する。
(6) AZ現像液：水＝１：１を用いて２分間処理
をする。
をする。
(7) 水洗後スピン乾燥をして完了。
上記の工程により作製したレジストステンシス
マスクの断面形状を第２図に示す。
マスクの断面形状を第２図に示す。
このマスクの特徴は、次の点にある。
(1) 金属層（Al上）の上では、AZ1350Jレジス
トは密着性が著しく改善され、これにより微細
パターンが作製できる。
トは密着性が著しく改善され、これにより微細
パターンが作製できる。
(2) 現像液は、アルカリ系が用いられるために
Alのエツチングが可能であり、したがつて不
要部のAlが現像と同時に除去できる。
Alのエツチングが可能であり、したがつて不
要部のAlが現像と同時に除去できる。
(3) 現像中にアンダカツトが生じるために、超電
導金属を蒸着してもAlと接触することがなく
シヨートの恐れがない。
導金属を蒸着してもAlと接触することがなく
シヨートの恐れがない。
以上のようにAlをカツプリング材として用い
ることにより、70℃プロセスにおいても安定した
レジストステンシルマスクのパターン形成が可能
となり、これにより1μｍピツチの微細なパター
ンも容易に作製できるようになつた。
ることにより、70℃プロセスにおいても安定した
レジストステンシルマスクのパターン形成が可能
となり、これにより1μｍピツチの微細なパター
ンも容易に作製できるようになつた。
以下に、上記のレジストステンシルマスクを用
いた線幅2.5μｍの制御線を持つジヨセフソン接合
論理素子のパターン作製について実施例で詳細に
説明する。
いた線幅2.5μｍの制御線を持つジヨセフソン接合
論理素子のパターン作製について実施例で詳細に
説明する。
本発明により作製したジヨセフソン接合論理素
子の断面図を第３図に示す。
子の断面図を第３図に示す。
基板には、直径40mmφ、厚さ350μｍ＜100＞の
Si基板３１を用いた。なお、Si基板上には6000Å
の熱酸化膜が施してある。このSi基板３１上に
Nb膜を電子ビーム蒸着により膜厚3000Å被着し
グランドプレーン３２とした。その後、陽極酸化
法によりNbの表面にNb2O3３３を膜厚1500Åに
形成し、ついで、層間絶縁膜としてSiO３４を膜
厚2000Å被着し、引続いて、Alを100Å被着し
た。次に、上部電極用のレジストステンシルマス
クの形成について述べる。
Si基板３１を用いた。なお、Si基板上には6000Å
の熱酸化膜が施してある。このSi基板３１上に
Nb膜を電子ビーム蒸着により膜厚3000Å被着し
グランドプレーン３２とした。その後、陽極酸化
法によりNbの表面にNb2O3３３を膜厚1500Åに
形成し、ついで、層間絶縁膜としてSiO３４を膜
厚2000Å被着し、引続いて、Alを100Å被着し
た。次に、上部電極用のレジストステンシルマス
クの形成について述べる。
Az1350Jレジストを前記Al膜を有する基板３１
上に1.5μｍの厚さに形成し、引続いて空気中にお
いて70℃、30分間のプリベークを行う。ついで、
所望のパターンを露光後、クロルベンゼン液に10
分間浸漬し、さらに、アルカリ系現像液を用いて
２分間の現像処理を行つた。現像液の組成は
AZ1350J現像液：水＝１：１を用いた。この現像
処理によりAlは完全に除去される。なお、上記
の条件で作製したレジストステンシルマスクのオ
ーバハングは0.3μtであつた。次に、レジストス
テンシルパターンを形成したSi基板３１を真空槽
内に挿入しSiO３４の表面に吸着した水分やよご
れを取り除くためにArでスパツタクリーニング
を行つた。この時の条件はrfパワー5W、Ar圧力
３×10-3Torr、スパツタ時間５分である。真空
槽内の真空度を５×10-7Torrに減圧した後、抵
抗加熱ヒータによりAu、Pb、Inの順に積層蒸着
を行つた。一例として、膜厚はそれぞれ40Å、
1600Å、360Åである。蒸着後、表面保護膜を形
成するために、真空槽内にO2ガスを導入し１気
圧にしてから、真空槽内の温度を60℃に保ち60分
間の酸化処理を行つた。この後、真空槽内により
基板３１を取り出して、アセトン中でリフトオフ
を行つた。この処理によつて表面に保護膜が形成
された下部電極３５とレジスト下にあつたAl膜
のみが残され、マスクに用いたレジストステンシ
ルマスクは除去される。次に、ウインド孔３７用
のレジストステンシルマスクを、下部電極と同様
に作製し、再び真空装置内においてArによるス
パツタクリーニング（この工程で前記レジスト下
にあつたAl膜は除去される）を行つた後、SiOを
膜厚2500Å被着し、連続してAlを100Å被着し
た。リフトオフは、前述の下部電極と同様な方法
で行ないウインド孔３７を形成した。次に、上部
電極用のレジストステンシルマスクを下部電極と
同様に作製し、真空槽内において、下部電極３５
面上をArのスパツタクリーニングを行つた。こ
の時の条件は、下部電極、ウインド孔の形成と同
である。引続いて、真空槽内にO2ガスを導入し
１気圧にしてから、真空槽内の温度を70℃に保ち
60分間の熱酸化処理を行ないトンネルバリア層３
６を形成した。次いで、真空槽内の真空度を５×
10-7Torrに減圧した後、抵抗加熱ヒータにより
Pb、Au、Pbの順に積層蒸着を行つた。膜厚はそ
れぞれ1500Å、50Å、1500Åである。引続いて、
この上に保護膜としてSiOを膜厚1000Åを蒸着し
た。蒸着後、真空槽内から取り出してアセトン中
でリフトオフを行ない上部電極３８と保護膜SiO
３９を形成した。次に、再びリフトオフ法を用い
て層間絶縁膜SiOを6000Åの厚さに形成した後、
連続してAlを100Å被着し、その後、真空槽より
基板３１を取り出し、リフトオフにより層間絶縁
膜４０を形成した。次に、制御線用のレジストス
テンシルマスクを下部電極、上部電極と同様な方
法で作製した。制御線の最小パターン寸法の一例
は2.5μｍである。Arによるスパツタクリーニン
グ後、ベンジル内の真空度を５×10-7Torr以下
でPb、Au、Inの順で積層蒸着を行つた。膜厚は
それぞれ5400Å、100Å、2500Åである。蒸着後、
ベルジヤ内から取り出してアセトン中でリフトオ
フを行ない制御線４１形成した。最後に保護膜４
２をSiOを1.5μｍの厚さに被着しリフトオフ法に
より形成した。以上述べたようなレジストステン
シルマスクを用いたリフトオフ法によりジヨセフ
ソン接合論理素子を作製した。
上に1.5μｍの厚さに形成し、引続いて空気中にお
いて70℃、30分間のプリベークを行う。ついで、
所望のパターンを露光後、クロルベンゼン液に10
分間浸漬し、さらに、アルカリ系現像液を用いて
２分間の現像処理を行つた。現像液の組成は
AZ1350J現像液：水＝１：１を用いた。この現像
処理によりAlは完全に除去される。なお、上記
の条件で作製したレジストステンシルマスクのオ
ーバハングは0.3μtであつた。次に、レジストス
テンシルパターンを形成したSi基板３１を真空槽
内に挿入しSiO３４の表面に吸着した水分やよご
れを取り除くためにArでスパツタクリーニング
を行つた。この時の条件はrfパワー5W、Ar圧力
３×10-3Torr、スパツタ時間５分である。真空
槽内の真空度を５×10-7Torrに減圧した後、抵
抗加熱ヒータによりAu、Pb、Inの順に積層蒸着
を行つた。一例として、膜厚はそれぞれ40Å、
1600Å、360Åである。蒸着後、表面保護膜を形
成するために、真空槽内にO2ガスを導入し１気
圧にしてから、真空槽内の温度を60℃に保ち60分
間の酸化処理を行つた。この後、真空槽内により
基板３１を取り出して、アセトン中でリフトオフ
を行つた。この処理によつて表面に保護膜が形成
された下部電極３５とレジスト下にあつたAl膜
のみが残され、マスクに用いたレジストステンシ
ルマスクは除去される。次に、ウインド孔３７用
のレジストステンシルマスクを、下部電極と同様
に作製し、再び真空装置内においてArによるス
パツタクリーニング（この工程で前記レジスト下
にあつたAl膜は除去される）を行つた後、SiOを
膜厚2500Å被着し、連続してAlを100Å被着し
た。リフトオフは、前述の下部電極と同様な方法
で行ないウインド孔３７を形成した。次に、上部
電極用のレジストステンシルマスクを下部電極と
同様に作製し、真空槽内において、下部電極３５
面上をArのスパツタクリーニングを行つた。こ
の時の条件は、下部電極、ウインド孔の形成と同
である。引続いて、真空槽内にO2ガスを導入し
１気圧にしてから、真空槽内の温度を70℃に保ち
60分間の熱酸化処理を行ないトンネルバリア層３
６を形成した。次いで、真空槽内の真空度を５×
10-7Torrに減圧した後、抵抗加熱ヒータにより
Pb、Au、Pbの順に積層蒸着を行つた。膜厚はそ
れぞれ1500Å、50Å、1500Åである。引続いて、
この上に保護膜としてSiOを膜厚1000Åを蒸着し
た。蒸着後、真空槽内から取り出してアセトン中
でリフトオフを行ない上部電極３８と保護膜SiO
３９を形成した。次に、再びリフトオフ法を用い
て層間絶縁膜SiOを6000Åの厚さに形成した後、
連続してAlを100Å被着し、その後、真空槽より
基板３１を取り出し、リフトオフにより層間絶縁
膜４０を形成した。次に、制御線用のレジストス
テンシルマスクを下部電極、上部電極と同様な方
法で作製した。制御線の最小パターン寸法の一例
は2.5μｍである。Arによるスパツタクリーニン
グ後、ベンジル内の真空度を５×10-7Torr以下
でPb、Au、Inの順で積層蒸着を行つた。膜厚は
それぞれ5400Å、100Å、2500Åである。蒸着後、
ベルジヤ内から取り出してアセトン中でリフトオ
フを行ない制御線４１形成した。最後に保護膜４
２をSiOを1.5μｍの厚さに被着しリフトオフ法に
より形成した。以上述べたようなレジストステン
シルマスクを用いたリフトオフ法によりジヨセフ
ソン接合論理素子を作製した。
本発明によるレジストステンシルマスクを用い
てジヨセフソン接合素子のパターン作製を行つた
結果、レジストパターンの流れは皆無となり最小
パターン寸法2.5μｍピツチを持つ制御線が精度よ
く、かつ再現性よく得られることが実現出来た。
また、本発明によるレジストステンシルマスクを
用いれば最小パターン寸法1.0μｍのピツチも作製
することが明らかとなり低温プロセスにおける微
細パターン化が可能となつた。
てジヨセフソン接合素子のパターン作製を行つた
結果、レジストパターンの流れは皆無となり最小
パターン寸法2.5μｍピツチを持つ制御線が精度よ
く、かつ再現性よく得られることが実現出来た。
また、本発明によるレジストステンシルマスクを
用いれば最小パターン寸法1.0μｍのピツチも作製
することが明らかとなり低温プロセスにおける微
細パターン化が可能となつた。
第１図は従来のレジストステンシルマスクの断
面図、第２図は本発明の作製法により作製したレ
ジストステンシルマスクの断面図、第３図は本発
明の一実施例において作製したジヨセフソン接合
論理素子の断面図である。 １１……基板、１２……SiO膜、１３……
HMDSカツプリング材、１４……AZ1350Jレジ
スト、２１……基板、２２……SiO膜、２３……
Alカツプリング材、２４……AZ1350Jレジスト、
３１……基板（Siウエーハ、熱酸化膜も含む）、
３２……Nbグランドプレーン、３３……Nb2O3
膜、３４……層間絶縁膜、３５……下部電極
（Au−Pb−In）、３６……トンネルバリア層、３
７……ウインド孔SiO膜、３８……上部電極（Pb
−Au−Pb）、３９……保護膜SiO（上部電極用）、
４０……層間絶縁膜SiO、４１……制御線（Pb−
Au−In）、４２……保護膜SiO。
面図、第２図は本発明の作製法により作製したレ
ジストステンシルマスクの断面図、第３図は本発
明の一実施例において作製したジヨセフソン接合
論理素子の断面図である。 １１……基板、１２……SiO膜、１３……
HMDSカツプリング材、１４……AZ1350Jレジ
スト、２１……基板、２２……SiO膜、２３……
Alカツプリング材、２４……AZ1350Jレジスト、
３１……基板（Siウエーハ、熱酸化膜も含む）、
３２……Nbグランドプレーン、３３……Nb2O3
膜、３４……層間絶縁膜、３５……下部電極
（Au−Pb−In）、３６……トンネルバリア層、３
７……ウインド孔SiO膜、３８……上部電極（Pb
−Au−Pb）、３９……保護膜SiO（上部電極用）、
４０……層間絶縁膜SiO、４１……制御線（Pb−
Au−In）、４２……保護膜SiO。
Claims (1)
- 【特許請求の範囲】 １ 所定基板上に厚さ10〜200ÅのAlを被着させ
る工程、 上記Al上にポジ型のレジスト膜を形成する工
程、 上記レジスト膜を所望のパターンに露光する工
程、および 上記レジスト膜をクロルベンゼン中に浸漬した
後アルカリ現像液を用いて現像処理することによ
り、被露光部のレジスト膜および被露光部のレジ
スト膜下のAlを除去する工程、 を有することを特徴とするリフトオフ用ステンシ
ルマスクの作成法。 ２ 上記基板がSiOであることを特徴とする特許
請求の範囲第１項記載のリフトオフ用ステンシル
マスクの作成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56021542A JPS57136321A (en) | 1981-02-18 | 1981-02-18 | Manufacture of resist stencil mask for lift-off |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56021542A JPS57136321A (en) | 1981-02-18 | 1981-02-18 | Manufacture of resist stencil mask for lift-off |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57136321A JPS57136321A (en) | 1982-08-23 |
| JPH0145218B2 true JPH0145218B2 (ja) | 1989-10-03 |
Family
ID=12057860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56021542A Granted JPS57136321A (en) | 1981-02-18 | 1981-02-18 | Manufacture of resist stencil mask for lift-off |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57136321A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130183A (ja) * | 1983-12-19 | 1985-07-11 | Agency Of Ind Science & Technol | ジヨセフソン集積回路作製用レジストステンシルマスク |
| JPH0294807A (ja) * | 1988-09-30 | 1990-04-05 | Mitsubishi Mining & Cement Co Ltd | 弾性表面波装置の製法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158072A (en) * | 1974-11-18 | 1976-05-21 | Matsushita Electric Industrial Co Ltd | Handotaisochinoseizohoho |
| JPS583373B2 (ja) * | 1976-09-01 | 1983-01-21 | 富士通株式会社 | レジスト露光方法 |
-
1981
- 1981-02-18 JP JP56021542A patent/JPS57136321A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57136321A (en) | 1982-08-23 |
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