JPH0526358B2 - - Google Patents
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- JPH0526358B2 JPH0526358B2 JP58237813A JP23781383A JPH0526358B2 JP H0526358 B2 JPH0526358 B2 JP H0526358B2 JP 58237813 A JP58237813 A JP 58237813A JP 23781383 A JP23781383 A JP 23781383A JP H0526358 B2 JPH0526358 B2 JP H0526358B2
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- JP
- Japan
- Prior art keywords
- vacuum chamber
- resist mask
- sio
- substrate
- film
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、低温リフトオフ法によるジヨセフソ
ン集積介路のパターン作製における上部電極製造
方法に関するものである。
ン集積介路のパターン作製における上部電極製造
方法に関するものである。
ジヨセフソン接合を応用したスイツチング素子
は、スイツチ時間や消費電力がSi半導体素子に比
べてそれぞれ約２桁優れた性能を有し、高速論
理、メモリ素子として有望視されている。このジ
ヨセフソン集積回路の各電極および層間絶縁膜の
パターン形成は、リフトオフ法により作製され
る。プロセスの作製条件は、素子特性の劣下を防
止するために70℃以下の低温処理で行つている。
金属層はPb合金系、層間絶縁膜はSiOを用いてい
る。リフトオフマスクは、第１図に示す様に、ポ
ジ型レジスト１２としてAZ1350J（米国、シツプ
レー社の商品名）を用いて、これにクロルベンゼ
ン処理を施こし、レジストの断面構造をオーバハ
ング状にした、いわゆるレジストステンシルマス
クが用いられている。ジヨセフソン集積回路の中
でも最も重要な作製プロセスは、ジヨセフソン接
合を形成するベース電極と上部電極である。特に
問題となるのは上部電極を形成するレジストマス
クの酸素イオンによるスパツタダメージである。
すなわち、ベース電極接合面のrfクリーニングと
トンネルバリアを形成するrf酸化処理の影響を受
け第２図に示す様にレジストのオーバハング部２
３に欠損を生じることである。上部電極材は素子
特性の劣下の原因となるためにPb−In合金は用
いられない。このためPb−BiもしくはPb−Au−
Pbを用いる必要がある。これらの電極材はいず
れも現像液および水に対し耐食性が乏しいため
に、SiOコートを施こす必要がある。
は、スイツチ時間や消費電力がSi半導体素子に比
べてそれぞれ約２桁優れた性能を有し、高速論
理、メモリ素子として有望視されている。このジ
ヨセフソン集積回路の各電極および層間絶縁膜の
パターン形成は、リフトオフ法により作製され
る。プロセスの作製条件は、素子特性の劣下を防
止するために70℃以下の低温処理で行つている。
金属層はPb合金系、層間絶縁膜はSiOを用いてい
る。リフトオフマスクは、第１図に示す様に、ポ
ジ型レジスト１２としてAZ1350J（米国、シツプ
レー社の商品名）を用いて、これにクロルベンゼ
ン処理を施こし、レジストの断面構造をオーバハ
ング状にした、いわゆるレジストステンシルマス
クが用いられている。ジヨセフソン集積回路の中
でも最も重要な作製プロセスは、ジヨセフソン接
合を形成するベース電極と上部電極である。特に
問題となるのは上部電極を形成するレジストマス
クの酸素イオンによるスパツタダメージである。
すなわち、ベース電極接合面のrfクリーニングと
トンネルバリアを形成するrf酸化処理の影響を受
け第２図に示す様にレジストのオーバハング部２
３に欠損を生じることである。上部電極材は素子
特性の劣下の原因となるためにPb−In合金は用
いられない。このためPb−BiもしくはPb−Au−
Pbを用いる必要がある。これらの電極材はいず
れも現像液および水に対し耐食性が乏しいため
に、SiOコートを施こす必要がある。
しかし、第３図に示す様に該レジストマスクで
はPb−Bi上部電極パターン３３の側壁まで完全
にSiOコート３４で被覆することが困難である。
第４図は、リフトオフ後のPb−Bi上部電極パタ
ーン４３に対するSiOコート膜４４の被覆状態を
示したものである。この現象は、次のホト工程に
おいてパターン側壁から腐食が進行し、第５図に
示す様に、上部電極パターン５３の膨れ、剥離を
頻発し大きな問題となつていた。
はPb−Bi上部電極パターン３３の側壁まで完全
にSiOコート３４で被覆することが困難である。
第４図は、リフトオフ後のPb−Bi上部電極パタ
ーン４３に対するSiOコート膜４４の被覆状態を
示したものである。この現象は、次のホト工程に
おいてパターン側壁から腐食が進行し、第５図に
示す様に、上部電極パターン５３の膨れ、剥離を
頻発し大きな問題となつていた。
本発明の目的は、ジヨセフソン集積回路の上部
電極パターンの膨れ、剥離を完全に防止すること
を可能にするジヨセフソン集積回路の製造方法を
提供することにある。
電極パターンの膨れ、剥離を完全に防止すること
を可能にするジヨセフソン集積回路の製造方法を
提供することにある。
上記目的を達成するために本発明では第９図以
下に示す様にジヨセフソン集積回路の製造方法に
おいて、上部電極のレジストステンシルマスクの
オーバハングの厚みとくい込み幅を大きくした。
下に示す様にジヨセフソン集積回路の製造方法に
おいて、上部電極のレジストステンシルマスクの
オーバハングの厚みとくい込み幅を大きくした。
すなわち、酸素イオンによるrfクリーニング、
rf酸化処理に対して十分耐え得るだけのオーバハ
ングをレジストステンシルマスクに持たせること
を主眼とした。
rf酸化処理に対して十分耐え得るだけのオーバハ
ングをレジストステンシルマスクに持たせること
を主眼とした。
このオーバハングを形成するには、露光後のレ
ジストに対し、C6H5Clの浸漬時間を長くし、そ
の後にC6H5Clの拡散を促進させるためにアフタ
ーベーク処理を施すことがポイントである。この
処理を行うことにより現像液に対して光分解した
レジスト部の溶解速度が大幅に低下し、該レジス
トステンシルマスクが形成できる。該レジストマ
スクの作製は、レジスト膜厚1.2μｍに対し
C6H5Clの浸漬時間は20分、アフターベーク処理
は70℃、20分、現像時間２分で得られた。第７図
は該レジストステンシルマスクを用いて最初に
Pb−Bi電極膜７３を被着し、引続いてSiOコー
ト膜７４を被着した際の被覆状態を示したもので
ある。第８図は、リフトオフ処理した後、引続い
てアルカリ現像液および水洗処理を施こした後の
Pb−Bi電極パターン８３を示したものである。
この結果、SiO膜の完全コートが可能となりPb−
Bi電極パターンの腐食は完全に止まり膨れ、剥
離が皆無となつた。
ジストに対し、C6H5Clの浸漬時間を長くし、そ
の後にC6H5Clの拡散を促進させるためにアフタ
ーベーク処理を施すことがポイントである。この
処理を行うことにより現像液に対して光分解した
レジスト部の溶解速度が大幅に低下し、該レジス
トステンシルマスクが形成できる。該レジストマ
スクの作製は、レジスト膜厚1.2μｍに対し
C6H5Clの浸漬時間は20分、アフターベーク処理
は70℃、20分、現像時間２分で得られた。第７図
は該レジストステンシルマスクを用いて最初に
Pb−Bi電極膜７３を被着し、引続いてSiOコー
ト膜７４を被着した際の被覆状態を示したもので
ある。第８図は、リフトオフ処理した後、引続い
てアルカリ現像液および水洗処理を施こした後の
Pb−Bi電極パターン８３を示したものである。
この結果、SiO膜の完全コートが可能となりPb−
Bi電極パターンの腐食は完全に止まり膨れ、剥
離が皆無となつた。
すなわち、本発明のジヨセフソン集積回路作製
用レジストステンシルマスクは、基板表面に膜厚
1.0〜1.5μｍのポジ型レジストを塗布し、約70℃、
約30分のプリベーク処理を行ない、次に、該レジ
スト膜に所望パターンを露光し、次にC6H5Cl中
に15〜20分間浸漬し、次に、該レジスト膜に対し
約70℃、10〜20分間のポストベーク処理を行な
い、次に、アルカリ現像液を用いて、１〜３分間
の現像処理をしてなり且つオーバハングを持つも
のである。
用レジストステンシルマスクは、基板表面に膜厚
1.0〜1.5μｍのポジ型レジストを塗布し、約70℃、
約30分のプリベーク処理を行ない、次に、該レジ
スト膜に所望パターンを露光し、次にC6H5Cl中
に15〜20分間浸漬し、次に、該レジスト膜に対し
約70℃、10〜20分間のポストベーク処理を行な
い、次に、アルカリ現像液を用いて、１〜３分間
の現像処理をしてなり且つオーバハングを持つも
のである。
実施例 １
本発明により形成したPb系ジヨセフソン集積
回路の断面図を第９図に示す。
回路の断面図を第９図に示す。
以下、第１０図を用いて第９図のジヨセフソン
集積回路の製造工程を詳細に説明する。
集積回路の製造工程を詳細に説明する。
第１０図ａのように、基板には、直径50mmφ、
厚さ350μｍ、結晶方位＜100＞のSi基板９１を用
いた。なおSi基板９１上には600nｍの熱酸化膜が
施こしてある。このSi基板９１上にNb膜を高速
スパツタ法により膜厚300nｍ被着しグランドプ
レーン９２とした。その後、陽極酸化法により
Nbの表面にNb2O5９３を膜厚150nｍ形成し、つ
いで、層間絶縁膜としてSiO９４を膜厚200nｍ被
着した。第１０図ｂのように、SiO９４の上に下
部電極用のレジストマスク９５′を、次の条件で
形成した。AZ1350Jレジストを0.8μｍの厚さに形
成し、空気中70℃、30分間のプリベークを行う。
ついで、所望パターンを露光後、C6H5Cl液に10
分浸漬し、さらにアルカリ系現像液を用いて２分
間の現像処理を行つた。現像液の組成はAZデベ
ロツパー：水＝１：１を用いた。上記の条件で形
成したレジストマスク９５′のオーバハングの厚
みは0.2μｍ、くい込み幅は0.25μｍであつた。次
にレジストマスク９５′を形成したSi基板９１を
真空槽内に挿入し、SiO９４の表面に吸着した水
分や汚れを取り除くために、Arでスパツタクリ
ーニングを行つた。この時の条件は印加電圧
480VでAr圧力３×10-3Torr、スパツタ時間５分
である、次に真空槽内の真空度を５×10-7Torr
に減圧した後、抵抗加熱ヒータにより、Au、
Pb、Inの順に積層蒸着を行つた。膜厚は4nｍ、
160nｍ、36nｍである。蒸着後、表面保護膜を形
成するために、真空槽O2ガスを導入し１気圧に
してから、真空槽内の温度60℃に保ち60分間の酸
化処理を行つた。第１０図ｃのように、この後、
真空槽内より基板９１を取り出してアセトン中で
リフトオフを行つて、ベース電極９５を形成し
た。第１０図ｄのように、接合ウインドウ孔用の
レジストマスク９６′をベース電極と同様に形成
し、再び真空槽内においてArによるスパツタク
リーニングを行つた後、SiO９７を膜厚270nｍに
被着した。リフトオフは前述したベース電極と同
様な方法で行ない、第１０図ｅのように、接合ウ
インドウ孔を形成した。次に、第１０図ｆのよう
に、上部電極用レジストマスク９８′を、次の条
件で作製した。AZ1350Jレジストを1.2μｍの厚さ
に形成し、空気中で70℃、30分間のプリベークを
行う。ついで、所望パターンを露光後、C6H5Cl
液に20分浸漬し、引続いてアフターベークを70
℃、20分間行ない、アルカリ現象液を用いて２分
間の現像処理を行つた。現像液の組成はベース電
極と同様である。但し、露光時間は前述に比べ３
倍程度長い時間に設定し照射た。この時のオーバ
ハングの厚みは0.6μｍ、くい込み幅は0.5μｍであ
つた。再び真空内槽において減圧した後、ベース
電極面に対しO2によるスパツタクリーニングを
行つた。条件はベース電極と同様である。但しガ
スはO2である。引続いて、トンネルバリア９６
を形成するためにO2ガスを、増圧し８×103Torr
にした後、360Vで20分間のrf酸化処理を行ない
トンネルバリア９６を形成した。次いで、第１０
図のように、真空槽の真空度を５×10-7Torrに
減圧した後、抵抗加熱ヒータによりPb−Bi
（29wt％）９８を同時蒸着により膜圧420nｍに被
着した。引続いて、この上に保護としてSiO９９
を膜厚100nｍに被着した。ついで、第１０図ｈ
のように蒸着後、真空槽内から取り出してアセト
ン中でリフトオフを行ない上部電極９８と保護膜
SiO９９を形成した。次に、第１０図ｉのよう
に、再びリフトオフ法を用いて層間絶縁膜SiO１
００を600nｍの厚さに形成した。この時レジス
トマスクは、次の条件で作製した。AZ1350Jレジ
ストを1.5μｍの厚さに形成し、70℃30分のプリベ
ークを行う。露光後、C6H5Cl中に10分浸漬し、
現像処理を行つた。現像液の組成および処理時間
は前述と同じである。この時のオーバーハングの
厚みは0.2μｍ、くい込み幅は0.25μｍであつた。
真空槽より基板９１を取り出し、リフトオフによ
り層間絶縁膜１００を形成した。次に第１０図ｊ
のように、制御線用のレジストマスク１０１′を
前述の層間絶縁膜と同様な方法で作製した。つい
で、第１０図ｋのように、基板９１を真空槽へ挿
入し、Arによるスパツタクリーニング後５×
10-7Torr以下でPb、Au、Inの順で積層蒸着を行
つた。膜厚はそれぞれ540μｍ、10nｍ、250nｍで
ある。蒸着後、真空槽から取り出してアセトン中
でリフトオフを行ない、第１０図ｌのように、制
御線１０１を形成した。最後に第１０図ｍのよう
に、保護膜１０２としてSiOを1.5μｍの厚さに被
着しリフトオフにより形成した。以上述べた様に
上部電極の作製においては、オーバハングの厚
さ、およびくい込み幅共に大きくしたレジストマ
スクを用いて第９図のPb系ジヨセフソン集積回
路を作製、完了した。
厚さ350μｍ、結晶方位＜100＞のSi基板９１を用
いた。なおSi基板９１上には600nｍの熱酸化膜が
施こしてある。このSi基板９１上にNb膜を高速
スパツタ法により膜厚300nｍ被着しグランドプ
レーン９２とした。その後、陽極酸化法により
Nbの表面にNb2O5９３を膜厚150nｍ形成し、つ
いで、層間絶縁膜としてSiO９４を膜厚200nｍ被
着した。第１０図ｂのように、SiO９４の上に下
部電極用のレジストマスク９５′を、次の条件で
形成した。AZ1350Jレジストを0.8μｍの厚さに形
成し、空気中70℃、30分間のプリベークを行う。
ついで、所望パターンを露光後、C6H5Cl液に10
分浸漬し、さらにアルカリ系現像液を用いて２分
間の現像処理を行つた。現像液の組成はAZデベ
ロツパー：水＝１：１を用いた。上記の条件で形
成したレジストマスク９５′のオーバハングの厚
みは0.2μｍ、くい込み幅は0.25μｍであつた。次
にレジストマスク９５′を形成したSi基板９１を
真空槽内に挿入し、SiO９４の表面に吸着した水
分や汚れを取り除くために、Arでスパツタクリ
ーニングを行つた。この時の条件は印加電圧
480VでAr圧力３×10-3Torr、スパツタ時間５分
である、次に真空槽内の真空度を５×10-7Torr
に減圧した後、抵抗加熱ヒータにより、Au、
Pb、Inの順に積層蒸着を行つた。膜厚は4nｍ、
160nｍ、36nｍである。蒸着後、表面保護膜を形
成するために、真空槽O2ガスを導入し１気圧に
してから、真空槽内の温度60℃に保ち60分間の酸
化処理を行つた。第１０図ｃのように、この後、
真空槽内より基板９１を取り出してアセトン中で
リフトオフを行つて、ベース電極９５を形成し
た。第１０図ｄのように、接合ウインドウ孔用の
レジストマスク９６′をベース電極と同様に形成
し、再び真空槽内においてArによるスパツタク
リーニングを行つた後、SiO９７を膜厚270nｍに
被着した。リフトオフは前述したベース電極と同
様な方法で行ない、第１０図ｅのように、接合ウ
インドウ孔を形成した。次に、第１０図ｆのよう
に、上部電極用レジストマスク９８′を、次の条
件で作製した。AZ1350Jレジストを1.2μｍの厚さ
に形成し、空気中で70℃、30分間のプリベークを
行う。ついで、所望パターンを露光後、C6H5Cl
液に20分浸漬し、引続いてアフターベークを70
℃、20分間行ない、アルカリ現象液を用いて２分
間の現像処理を行つた。現像液の組成はベース電
極と同様である。但し、露光時間は前述に比べ３
倍程度長い時間に設定し照射た。この時のオーバ
ハングの厚みは0.6μｍ、くい込み幅は0.5μｍであ
つた。再び真空内槽において減圧した後、ベース
電極面に対しO2によるスパツタクリーニングを
行つた。条件はベース電極と同様である。但しガ
スはO2である。引続いて、トンネルバリア９６
を形成するためにO2ガスを、増圧し８×103Torr
にした後、360Vで20分間のrf酸化処理を行ない
トンネルバリア９６を形成した。次いで、第１０
図のように、真空槽の真空度を５×10-7Torrに
減圧した後、抵抗加熱ヒータによりPb−Bi
（29wt％）９８を同時蒸着により膜圧420nｍに被
着した。引続いて、この上に保護としてSiO９９
を膜厚100nｍに被着した。ついで、第１０図ｈ
のように蒸着後、真空槽内から取り出してアセト
ン中でリフトオフを行ない上部電極９８と保護膜
SiO９９を形成した。次に、第１０図ｉのよう
に、再びリフトオフ法を用いて層間絶縁膜SiO１
００を600nｍの厚さに形成した。この時レジス
トマスクは、次の条件で作製した。AZ1350Jレジ
ストを1.5μｍの厚さに形成し、70℃30分のプリベ
ークを行う。露光後、C6H5Cl中に10分浸漬し、
現像処理を行つた。現像液の組成および処理時間
は前述と同じである。この時のオーバーハングの
厚みは0.2μｍ、くい込み幅は0.25μｍであつた。
真空槽より基板９１を取り出し、リフトオフによ
り層間絶縁膜１００を形成した。次に第１０図ｊ
のように、制御線用のレジストマスク１０１′を
前述の層間絶縁膜と同様な方法で作製した。つい
で、第１０図ｋのように、基板９１を真空槽へ挿
入し、Arによるスパツタクリーニング後５×
10-7Torr以下でPb、Au、Inの順で積層蒸着を行
つた。膜厚はそれぞれ540μｍ、10nｍ、250nｍで
ある。蒸着後、真空槽から取り出してアセトン中
でリフトオフを行ない、第１０図ｌのように、制
御線１０１を形成した。最後に第１０図ｍのよう
に、保護膜１０２としてSiOを1.5μｍの厚さに被
着しリフトオフにより形成した。以上述べた様に
上部電極の作製においては、オーバハングの厚
さ、およびくい込み幅共に大きくしたレジストマ
スクを用いて第９図のPb系ジヨセフソン集積回
路を作製、完了した。
以上、本発明のレジストステンシルマスクを用
いて作製したジヨセフソン集積回路は、従来問題
となつていたPb−Bi上部電極パターンの端部か
らの腐食が、完全に防止出来る様になり、膨れ、
剥離が皆無となつた。この結果、超電導特性も劣
下なく作製プロセスもきわめて安定となり歩留が
著しく向上した。また、本発明のレジストステン
シルマスクの使用は、上部電極材Pb−Au−Pbを
用いた場合でも同様な良い結果が得られたことを
確認している。
いて作製したジヨセフソン集積回路は、従来問題
となつていたPb−Bi上部電極パターンの端部か
らの腐食が、完全に防止出来る様になり、膨れ、
剥離が皆無となつた。この結果、超電導特性も劣
下なく作製プロセスもきわめて安定となり歩留が
著しく向上した。また、本発明のレジストステン
シルマスクの使用は、上部電極材Pb−Au−Pbを
用いた場合でも同様な良い結果が得られたことを
確認している。
第１図は従来のレジストステンシルマスクの断
面図、第２図はrfスパツタにより欠損したオーバ
ハング部の断面図、第３図はPb−Bi上部電極表
面に対するSiOコート膜の被覆不良の様子を示す
断面図、第４図はリフトオフ後のPb−Bi電極パ
ターンの断面図、第５図はSiOコート膜の被覆不
良から生じたPb−Bi上部電極パターンの剥離を
示す断面図、第６図は本発明によるレジストステ
ンシルマスクの断面図、第７図は本発明によるレ
ジストステンシルマスクを用いて、Pb−Bi上部
電極表面がSiOコート膜により完全被覆された様
子を示す断面図、第８図は、本発明によるレジス
トステンシルマスクを用いた場合におけるリフト
オフ後のPb−Bi電極パターンの断面図、第９図
は本発明により作製したPb系ジヨセフソン集積
回路の断面図、第１０図は第９図のPb系ジヨセ
フソン集積回路の製造工程を示す図である。 １１，２１，３１，４１，５１，６１，７１，
８１……基板、１２，２２，３２，６２，７２…
…レジストステンシルマスク、２３……スパツタ
により減少したレジスト膜厚、３３，４３，５
３，７３，８３……Pb−Bi上部電極、３４，４
４，５４，７４，８４……SiOコート膜、９１…
…Si基板、９２……Nbグランドプレーン、９３
……Nb2O5陽極酸化膜、９４……層間絶縁膜、９
５……ベース電極、９７……SiO接合ウインドウ
孔、９６……トンネルバリア、９８……上部電
極、９９……保護膜、１００……層間絶縁膜、１
０１……制御線、１０２……保護膜。
面図、第２図はrfスパツタにより欠損したオーバ
ハング部の断面図、第３図はPb−Bi上部電極表
面に対するSiOコート膜の被覆不良の様子を示す
断面図、第４図はリフトオフ後のPb−Bi電極パ
ターンの断面図、第５図はSiOコート膜の被覆不
良から生じたPb−Bi上部電極パターンの剥離を
示す断面図、第６図は本発明によるレジストステ
ンシルマスクの断面図、第７図は本発明によるレ
ジストステンシルマスクを用いて、Pb−Bi上部
電極表面がSiOコート膜により完全被覆された様
子を示す断面図、第８図は、本発明によるレジス
トステンシルマスクを用いた場合におけるリフト
オフ後のPb−Bi電極パターンの断面図、第９図
は本発明により作製したPb系ジヨセフソン集積
回路の断面図、第１０図は第９図のPb系ジヨセ
フソン集積回路の製造工程を示す図である。 １１，２１，３１，４１，５１，６１，７１，
８１……基板、１２，２２，３２，６２，７２…
…レジストステンシルマスク、２３……スパツタ
により減少したレジスト膜厚、３３，４３，５
３，７３，８３……Pb−Bi上部電極、３４，４
４，５４，７４，８４……SiOコート膜、９１…
…Si基板、９２……Nbグランドプレーン、９３
……Nb2O5陽極酸化膜、９４……層間絶縁膜、９
５……ベース電極、９７……SiO接合ウインドウ
孔、９６……トンネルバリア、９８……上部電
極、９９……保護膜、１００……層間絶縁膜、１
０１……制御線、１０２……保護膜。
Claims (1)
- 【特許請求の範囲】 １ (1) Si基板上にNb膜を被着し、上記Nb膜の
表面にNb2O5を形成し、上記Nb2O5上にSiOを
層間絶縁膜として被着する工程、 (2) 上記SiO上に下部電極用のレジストマスク
を、レジストをある一定の厚さに形成し、空気
中でプリベークを行い、所望パターンを露光
後、C6H5Cl液に浸漬し、さらにアルカリ系現
像液を用いて現像処理を行う方法で形成し、上
記レジストマスクを形成したSi基板を真空槽内
に挿入して、スパツタクリーニングを行い、真
空槽内の真空度を減圧した後、Au、Pb、Inを
積層蒸着し、引き続いて真空槽にO2ガスを導
入し、酸化処理を行う工程、 (3) 上記Si基板を真空槽より取り出してアセトン
中でリフトオフを行つて、ベース電極を形成す
る工程、 (4) 上記ベース電極上に、接合ウインドウ孔用の
レジストマスクを上記下部電極用のレジストマ
スクと同じ方法で形成し、上記レジストマスク
を形成したSi基板を真空槽内に挿入してスパツ
タクリーニングを行なつた後、SiOを被着し、
上記SiOを被着したSi基板を真空槽より取り出
してアセトン中でリフトオフを行なつて、接合
ウインドウ孔を形成する工程、 (5) 上記接合ウインドウ孔を形成したSiO上に、
酸化処理に対して耐え得るだけの厚みと食い込
み幅が大きいオーバハングを有する上部電極用
のレジストマスクを、レジストをある一定の厚
さに形成し、空気中でプリベークを行い、所望
パターンを露光後、C6H5Cl液に浸漬し、引き
続いて上記プリベーク処理とは異なる条件でア
フターベークを行い、さらにアルカリ系現像液
を用いて現像処理を行う方法で形成し、上記レ
ジストマスクを形成したSi基板を真空槽内に挿
入して減圧した後、スパツタクリーニングを行
い、引き続いてO2ガスを増圧した後、酸化処
理を行いトンネルバリアを形成する工程、 (6) 上記真空槽内の真空度を減圧した後、上記ト
ンネルバリア、SiOおよび上部電極用のレジス
トマスク上にPbとBiを蒸着により被着し、こ
の上に保護膜としてSiOを被着する工程、 (7) 上記被着後、上記SiOを被着したSi基板を真
空槽内から取り出してアセトン中でリフトオフ
を行い上部電極と、保護膜を形成する工程、 (8) 上記上部電極、保護膜上、および上記接合ウ
インドウ孔を形成したSiO上にリフトオフ法を
用いて層間絶縁膜を形成する工程、 (9) 上記層間絶縁膜上に制御線用のレジストマス
クを上記下部電極用のレジストマククと同じ方
法で形成する工程、 (10) 上記制御線用のレジストマスクを形成したSi
基板を真空槽へ挿入し、スパツタクリーニング
後、Pb、Au、Inを積層蒸着し、蒸着後、真空
槽から取り出してアセトン中でリフトオフを行
い、制御線を形成する工程、 (11) 上記制御線および層間絶縁膜上に保護膜とし
てSiOを被着する工程を備えることを特徴とす
るジヨセフソン集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58237813A JPS60130183A (ja) | 1983-12-19 | 1983-12-19 | ジヨセフソン集積回路作製用レジストステンシルマスク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58237813A JPS60130183A (ja) | 1983-12-19 | 1983-12-19 | ジヨセフソン集積回路作製用レジストステンシルマスク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60130183A JPS60130183A (ja) | 1985-07-11 |
| JPH0526358B2 true JPH0526358B2 (ja) | 1993-04-15 |
Family
ID=17020784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58237813A Granted JPS60130183A (ja) | 1983-12-19 | 1983-12-19 | ジヨセフソン集積回路作製用レジストステンシルマスク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130183A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2980913B1 (fr) * | 2011-09-30 | 2014-04-18 | Commissariat Energie Atomique | Procede de structuration d'une couche active organique deposee sur un substrat |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136321A (en) * | 1981-02-18 | 1982-08-23 | Hitachi Ltd | Manufacture of resist stencil mask for lift-off |
| JPS57204123A (en) * | 1981-06-10 | 1982-12-14 | Hitachi Ltd | Forming method for resist stencil mask |
-
1983
- 1983-12-19 JP JP58237813A patent/JPS60130183A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60130183A (ja) | 1985-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |