JPH0145252B2 - - Google Patents
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- JPH0145252B2 JPH0145252B2 JP55124546A JP12454680A JPH0145252B2 JP H0145252 B2 JPH0145252 B2 JP H0145252B2 JP 55124546 A JP55124546 A JP 55124546A JP 12454680 A JP12454680 A JP 12454680A JP H0145252 B2 JPH0145252 B2 JP H0145252B2
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- differential
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、アナログ信号用の電子スイツチ回
路に関する。
路に関する。
第１図に示すような、電子スイツチ回路がこの
発明に先立つて提案された。
発明に先立つて提案された。
この回路は、２対の差動トランジスタQ1，Q2
及びQ3，Q4における対応するトランジスタQ1，
Q3及びQ2，Q4のコレクタを共通接続されたダイ
オード形態のトランジスタ（又はダイオード以下
同じ）Q10とトランジスタQ11で構成された電流
ミラー回路による負荷が共通に設けられ、一方の
差動トランジスタQ1，Q3のベースがそれぞれア
ナログ入力信号が印加される入力端子IN1，IN2
に接続され、他方の差動トランジスタQ2，Q4の
ベースには、出力信号を得る出力端子OUTに共
通に接続され、それぞれの差動トランジスタQ1，
Q2及びQ3，Q4がボルテージフオロワ回路として
構成されている。なお、出力信号は、トランジス
タQ12と抵抗R12で構成されたエミツタフオロワ
回路を介して形成される。
及びQ3，Q4における対応するトランジスタQ1，
Q3及びQ2，Q4のコレクタを共通接続されたダイ
オード形態のトランジスタ（又はダイオード以下
同じ）Q10とトランジスタQ11で構成された電流
ミラー回路による負荷が共通に設けられ、一方の
差動トランジスタQ1，Q3のベースがそれぞれア
ナログ入力信号が印加される入力端子IN1，IN2
に接続され、他方の差動トランジスタQ2，Q4の
ベースには、出力信号を得る出力端子OUTに共
通に接続され、それぞれの差動トランジスタQ1，
Q2及びQ3，Q4がボルテージフオロワ回路として
構成されている。なお、出力信号は、トランジス
タQ12と抵抗R12で構成されたエミツタフオロワ
回路を介して形成される。
そして、上記それぞれの差動トランジスタQ1，
Q2及びQ3，Q4の共通エミツタには、定電流トラ
ンジスタQ7，Q8が設けられ、これらのトランジ
スタQ7，Q8を選択的に動作させることにより、
一方の差動トランジスタQ1，Q2又はQ3，Q4のみ
を動作させて、いずれかの入力端子IN1又はIN2
に印加されたアナログ信号を出力端子に伝達す
る。
Q2及びQ3，Q4の共通エミツタには、定電流トラ
ンジスタQ7，Q8が設けられ、これらのトランジ
スタQ7，Q8を選択的に動作させることにより、
一方の差動トランジスタQ1，Q2又はQ3，Q4のみ
を動作させて、いずれかの入力端子IN1又はIN2
に印加されたアナログ信号を出力端子に伝達す
る。
上記定電流トランジスタQ7，Q8を選択的に動
作させる制御回路として、上記差動トランジスタ
Q1〜Q4と逆導電型であるpnpトランジスタによる
定電流切り換え回路が用いられる。
作させる制御回路として、上記差動トランジスタ
Q1〜Q4と逆導電型であるpnpトランジスタによる
定電流切り換え回路が用いられる。
すなわち、定電流回路I0が共通接続されたエミ
ツタに設けられた差動トランジスタQ13，Q14の
コレクタに、上記定電流トランジスタQ7，Q8と
ともに電流ミラー回路を構成するダイオード形態
のトランジスタQ15，Q16がそれぞれ設けられる。
そして、一方のトランジスタQ13のベースに基準
電圧V1が印加され、他方のトランジスタQ14のベ
ースに制御信号VCが印加される。
ツタに設けられた差動トランジスタQ13，Q14の
コレクタに、上記定電流トランジスタQ7，Q8と
ともに電流ミラー回路を構成するダイオード形態
のトランジスタQ15，Q16がそれぞれ設けられる。
そして、一方のトランジスタQ13のベースに基準
電圧V1が印加され、他方のトランジスタQ14のベ
ースに制御信号VCが印加される。
この回路の動作は、制御信号VC＞基準電圧V1
のときには、トランジスタQ13がオンして、定電
流I0をトランジスタQ15に流すため、定電流トラ
ンジスタQ7のコレクタに同様な定電流が流れ入
力端子IN1の入力信号を出力端子OUTに伝達し、
制御信号VC＜基準電圧V1とするとトランジスタ
Q14がオンして、入力端子IN2の入力信号を出力
端子OUTに伝達するよう切り換えられる。
のときには、トランジスタQ13がオンして、定電
流I0をトランジスタQ15に流すため、定電流トラ
ンジスタQ7のコレクタに同様な定電流が流れ入
力端子IN1の入力信号を出力端子OUTに伝達し、
制御信号VC＜基準電圧V1とするとトランジスタ
Q14がオンして、入力端子IN2の入力信号を出力
端子OUTに伝達するよう切り換えられる。
この回路にあつては、一般に差動トランジスタ
Q1，Q2とQ3，Q4とにおけるベース、エミツタ間
電圧VBEのバラツキによる差動入力のオフセツト
電圧に差があるため、定電流トランジスタQ7，
Q8をデイジタル的に切り換えると、切り換え時
に出力直流レベルが変動してポツプ音が生じる。
上述のように、出力信号を100％帰還させる場合
と異なり、帰還率βを１以下として、所定の利得
（１／β）を設定すると、この利得倍された差の
オフセツト電圧に比例した大きなポツプ音が生じ
る。
Q1，Q2とQ3，Q4とにおけるベース、エミツタ間
電圧VBEのバラツキによる差動入力のオフセツト
電圧に差があるため、定電流トランジスタQ7，
Q8をデイジタル的に切り換えると、切り換え時
に出力直流レベルが変動してポツプ音が生じる。
上述のように、出力信号を100％帰還させる場合
と異なり、帰還率βを１以下として、所定の利得
（１／β）を設定すると、この利得倍された差の
オフセツト電圧に比例した大きなポツプ音が生じ
る。
そこで、上記回路では、制御信号VCの電圧変
化を遅くして、上記定電流の切り換えを徐々（ソ
フト）に行なうことにより、上記ポツプ音の発生
を防止、ないし大幅に低減できるという利点があ
る。
化を遅くして、上記定電流の切り換えを徐々（ソ
フト）に行なうことにより、上記ポツプ音の発生
を防止、ないし大幅に低減できるという利点があ
る。
しかし、この回路では、切り換えポジシヨンが
IN1，IN2と２ステートしか取れないため、用途
が限定されてしまうという欠点がある。
IN1，IN2と２ステートしか取れないため、用途
が限定されてしまうという欠点がある。
この発明の目的は、３ステート以上の切り換え
をソストに行なうことができる電子スイツチ回路
を提供することにある。
をソストに行なうことができる電子スイツチ回路
を提供することにある。
この発明の基本的特徴によれば、対応するコレ
クタ出力がそれぞれ共通化された少なくとも３対
の差動トランジスタ回路の共通エミツタにそれぞ
れ設けられた定電流トランジスタを択一的に動作
させる制御信号として、上記差動トランジスタと
は逆導電型のトランジスタで構成され、共通エミ
ツタから供給される定電流を第１の差動トランジ
スタで切り換えられた一方の出力と、他方の出力
をさらに第２の差動トランジスタで切り換えられ
た二つの出力とが用いられる。
クタ出力がそれぞれ共通化された少なくとも３対
の差動トランジスタ回路の共通エミツタにそれぞ
れ設けられた定電流トランジスタを択一的に動作
させる制御信号として、上記差動トランジスタと
は逆導電型のトランジスタで構成され、共通エミ
ツタから供給される定電流を第１の差動トランジ
スタで切り換えられた一方の出力と、他方の出力
をさらに第２の差動トランジスタで切り換えられ
た二つの出力とが用いられる。
以下、この発明を実施例とともに、詳細に説明
する。
する。
第２図には、この発明の一実施例を示す回路図
が示されている。
が示されている。
この実施例では、前記同様な差動トランジスタ
Q1〜Q4に、さらに一対の差動トランジスタQ5，
Q6が追加されており、一方の差動トランジスタ
Q5のベースは、第３番目の入力端子IN3に接続さ
れ、他方の差動トランジスタQ6のベースはトラ
ンジスタQ2，Q4と同様に出力端子OUTに接続さ
れている。そして、差動トランジスタQ5，Q6の
共通エミツタには、第３番目の定電流トランジス
タQ9が設けられ、３ステートの電子スイツチ回
路が構成される。
Q1〜Q4に、さらに一対の差動トランジスタQ5，
Q6が追加されており、一方の差動トランジスタ
Q5のベースは、第３番目の入力端子IN3に接続さ
れ、他方の差動トランジスタQ6のベースはトラ
ンジスタQ2，Q4と同様に出力端子OUTに接続さ
れている。そして、差動トランジスタQ5，Q6の
共通エミツタには、第３番目の定電流トランジス
タQ9が設けられ、３ステートの電子スイツチ回
路が構成される。
なお、トランジスタQ1，Q3，Q5及びトランジ
スタQ2，Q4，Q6のコレクタは、前記同様にそれ
ぞれ共通接続され、ダイオード形態のトランジス
タQ10とトランジスタQ11とで構成された電流ミ
ラー回路が負荷として設けられ、エミツタフオロ
ワ出力回路Q12、R1を介して出力信号が得られ
る。
スタQ2，Q4，Q6のコレクタは、前記同様にそれ
ぞれ共通接続され、ダイオード形態のトランジス
タQ10とトランジスタQ11とで構成された電流ミ
ラー回路が負荷として設けられ、エミツタフオロ
ワ出力回路Q12、R1を介して出力信号が得られ
る。
上記定電流トランジスタを択一的に動作させる
ための制御回路として、この実施例では上記差動
トランジスタQ1〜Q6等と逆導電型であるpnpトラ
ンジスタで構成された２対の差動トランジスタ
Q13，Q14及びQ17，Q18が利用される。
ための制御回路として、この実施例では上記差動
トランジスタQ1〜Q6等と逆導電型であるpnpトラ
ンジスタで構成された２対の差動トランジスタ
Q13，Q14及びQ17，Q18が利用される。
すなわち、差動トランジスタQ13，Q14の共通
接続されたエミツタには、定電流回路I0が設けら
れ、トランジスタQ13のベースには第１の基準電
圧V1が印加される。
接続されたエミツタには、定電流回路I0が設けら
れ、トランジスタQ13のベースには第１の基準電
圧V1が印加される。
そして、トランジスタQ13のコレクタにはダイ
オード形態のトランジスタQ15が設けられ、定電
流トランジスタQ7とともに電流ミラー回路を構
成する。トランジスタQ14のコレクタは、差動ト
ランジスタQ17，Q18の共通エミツタに接続され
る。トランジスタQ17のベースには、上記第１の
基準電圧V1より低い第２の基準電圧V2が印加さ
れ、トランジスタQ14，Q18のベースには制御信
号VCが共通に印加される。トランジスタQ17，
Q18のコレクタには、それぞれダイオード形態の
トランジスタQ16，Q19が設けられ、定電流トラ
ンジスタQ8，Q9とともにそれぞれ電流ミラー回
路を構成する。
オード形態のトランジスタQ15が設けられ、定電
流トランジスタQ7とともに電流ミラー回路を構
成する。トランジスタQ14のコレクタは、差動ト
ランジスタQ17，Q18の共通エミツタに接続され
る。トランジスタQ17のベースには、上記第１の
基準電圧V1より低い第２の基準電圧V2が印加さ
れ、トランジスタQ14，Q18のベースには制御信
号VCが共通に印加される。トランジスタQ17，
Q18のコレクタには、それぞれダイオード形態の
トランジスタQ16，Q19が設けられ、定電流トラ
ンジスタQ8，Q9とともにそれぞれ電流ミラー回
路を構成する。
この実施例回路の動作は、VC＞V1であるとき
に、差動トランジスタQ13，Q17がオンしている。
したがつて、定電流I0は、トランジスタQ13のオ
ンにより、トランジスタQ15，Q7で構成された電
流ミラー回路を介して、差動トランジスタQ1，
Q2に流れる。これにより、差動トランジスタQ1，
Q2のみが動作し、入力端子IN1の入力信号を出力
端子OUTに伝達する。
に、差動トランジスタQ13，Q17がオンしている。
したがつて、定電流I0は、トランジスタQ13のオ
ンにより、トランジスタQ15，Q7で構成された電
流ミラー回路を介して、差動トランジスタQ1，
Q2に流れる。これにより、差動トランジスタQ1，
Q2のみが動作し、入力端子IN1の入力信号を出力
端子OUTに伝達する。
このときに、トランジスタQ17がオンしていて
もトランジスタQ14がオフであるためトランジス
タQ17を通して定電流I0が流れることはない。
もトランジスタQ14がオフであるためトランジス
タQ17を通して定電流I0が流れることはない。
次にV1＞VC＞V2のときには、差動トランジス
タQ14，Q17がオンする。したがつて、これらの
トランジスタQ14，Q17を通した定電流I0は、トラ
ンジスタQ16，Q8で構成された電流ミラー回路を
介して、差動トランジスタQ3，Q4に流れる。こ
れにより、差動トランジスタQ3，Q4のみが動作
して、入力端子IN2の入力信号を出力端子OUT
に伝達する。
タQ14，Q17がオンする。したがつて、これらの
トランジスタQ14，Q17を通した定電流I0は、トラ
ンジスタQ16，Q8で構成された電流ミラー回路を
介して、差動トランジスタQ3，Q4に流れる。こ
れにより、差動トランジスタQ3，Q4のみが動作
して、入力端子IN2の入力信号を出力端子OUT
に伝達する。
次に、V1＞VCのときには、差動トランジスタ
Q14，Q18がオンする。したがつて、これらのト
ランジスタQ14，Q18を通した定電流I0はトランジ
スタQ19，Q9で構成された電流ミラー回路を介し
て、差動トランジスタQ5，Q6に流れる。これに
より、差動トランジスタQ5，Q6のみが動作して、
入力端子IN3の入力信号を出力端子OUTに伝達
する。
Q14，Q18がオンする。したがつて、これらのト
ランジスタQ14，Q18を通した定電流I0はトランジ
スタQ19，Q9で構成された電流ミラー回路を介し
て、差動トランジスタQ5，Q6に流れる。これに
より、差動トランジスタQ5，Q6のみが動作して、
入力端子IN3の入力信号を出力端子OUTに伝達
する。
このようにして、３ステートの切り換え動作を
行なわせることができる。
行なわせることができる。
そして、上記の切り換え動作において、制御信
号VCの変化を遅くすると、差動トランジスタ
Q13，Q14及びQ17，Q18の電流切り換え動作をリ
ニアに行なわせることができるため、前記同様に
ポツプ音の発生防止、ないしポツプ音を大幅に低
減させることができる。上記制御信号VCは、積
分回路等を利用することにより、簡単に上述のよ
うな変化を行なわせることができる。
号VCの変化を遅くすると、差動トランジスタ
Q13，Q14及びQ17，Q18の電流切り換え動作をリ
ニアに行なわせることができるため、前記同様に
ポツプ音の発生防止、ないしポツプ音を大幅に低
減させることができる。上記制御信号VCは、積
分回路等を利用することにより、簡単に上述のよ
うな変化を行なわせることができる。
第３図には、この発明の好適な他の具体的一実
施例回路が示されている。
施例回路が示されている。
この実施例においては、点線で囲まれた部品の
回路素子は、周知の半導体製造方法によつて１チ
ツプのシリコン基板上に形成され、丸で囲まれた
数字は、端子番号を示している。
回路素子は、周知の半導体製造方法によつて１チ
ツプのシリコン基板上に形成され、丸で囲まれた
数字は、端子番号を示している。
この実施例回路は、磁気テープ録音／再生装置
等におけるマイクロフオン入力切り換え回路とし
て使用される。
等におけるマイクロフオン入力切り換え回路とし
て使用される。
すなわち、差動トランジスタQ1，Q2は、ミユ
ート動作を行なわせるため、トランジスタQ1の
ベースには、バイアス電圧VB1が抵抗R3を介して
印加されるだけであり、トランジスタQ2のベー
スには、出力信号を100％を帰還させボルテージ
フオロワ回路として構成される。
ート動作を行なわせるため、トランジスタQ1の
ベースには、バイアス電圧VB1が抵抗R3を介して
印加されるだけであり、トランジスタQ2のベー
スには、出力信号を100％を帰還させボルテージ
フオロワ回路として構成される。
そして、差動トランジスタQ3，Q4は、低イン
ピーダンス（例えば600Ω）用のマイクロフオン
のために設けられ、トランジスタQ3のベースは、
上記同様にバイアス電圧VB1が抵抗R2を介して印
加されるとともに、１番端子に接続されている。
一方、トランジスタQ4のベースには抵抗R14，
R15で分圧された出力信号が印加され例えば、利
得を35dBに設定される。
ピーダンス（例えば600Ω）用のマイクロフオン
のために設けられ、トランジスタQ3のベースは、
上記同様にバイアス電圧VB1が抵抗R2を介して印
加されるとともに、１番端子に接続されている。
一方、トランジスタQ4のベースには抵抗R14，
R15で分圧された出力信号が印加され例えば、利
得を35dBに設定される。
また、差動トランジスタQ5，Q6は、高インピ
ーダンス（例えば、470KΩ）のいわわゆるDIN
規格のマイクロフオンのために設けられる。
ーダンス（例えば、470KΩ）のいわわゆるDIN
規格のマイクロフオンのために設けられる。
トランジスタQ5のベースは、上記同様にバイ
アス電圧VB1が抵抗R1を介して印加されるととも
に、上記１番端子に共通に接続される。一方トラ
ンジスタQ6のベースには、抵抗R16，R17で分圧
された出力信号が印加され、例えば、利得を
25dBに設定される。
アス電圧VB1が抵抗R1を介して印加されるととも
に、上記１番端子に共通に接続される。一方トラ
ンジスタQ6のベースには、抵抗R16，R17で分圧
された出力信号が印加され、例えば、利得を
25dBに設定される。
また、この実施例では、オフしている差動トラ
ンジスタのベース、エミツタ耐圧を超える信号レ
ベルによる逆流を防止するため、ダイオードQ23
〜Q28が上記差動トランジスタQ1〜Q6のエミツタ
に順方向に挿入されている。
ンジスタのベース、エミツタ耐圧を超える信号レ
ベルによる逆流を防止するため、ダイオードQ23
〜Q28が上記差動トランジスタQ1〜Q6のエミツタ
に順方向に挿入されている。
また、前記同様な出力トランジスタQ12のエミ
ツタには、ダイオードQ29，Q30と定電流回路I′0
が直列に設けられ、プツシユプル出力イランジス
タQ31，Q32の駆動回路を構成する。
ツタには、ダイオードQ29，Q30と定電流回路I′0
が直列に設けられ、プツシユプル出力イランジス
タQ31，Q32の駆動回路を構成する。
また、第２の実施例では、差動トランジスタ
Q14に、差動トランジスタQ17，Q18及び電流ミラ
ー回路を構成するダイオードQ16，Q19を設ける
ため、減電圧特性が悪くなる。
Q14に、差動トランジスタQ17，Q18及び電流ミラ
ー回路を構成するダイオードQ16，Q19を設ける
ため、減電圧特性が悪くなる。
そこで、第３図の実施例回路では、差動トラン
ジスタQ14のコレクタ出力電流は、ダイオード
Q′16とトランジスタQ20とにより構成された電流
ミラー回路によつて吸い込み電流に変換し、さら
に電源電圧VCC側に設けられたダイオードQ21と
トランジスタQ22を介して押し出し電流に変換し
て、前記同様な差動トランジスタQ17，Q18のエ
ミツタに供給される。
ジスタQ14のコレクタ出力電流は、ダイオード
Q′16とトランジスタQ20とにより構成された電流
ミラー回路によつて吸い込み電流に変換し、さら
に電源電圧VCC側に設けられたダイオードQ21と
トランジスタQ22を介して押し出し電流に変換し
て、前記同様な差動トランジスタQ17，Q18のエ
ミツタに供給される。
これにより、減電圧特性の改善を図ることがで
きる。特に、多数の切り換えポジシヨンＮを構成
する場合には、Ｎ−１個の切り換え制御用の差動
トランジスタが必要になり、前記第２図の実施例
回路のように直列にこれらを順次接続すると、こ
れに伴なつて減電圧特性が悪化するが、この実施
例では、上記切り換えポジシヨン数に無関係の下
限動作電圧とすることができる。
きる。特に、多数の切り換えポジシヨンＮを構成
する場合には、Ｎ−１個の切り換え制御用の差動
トランジスタが必要になり、前記第２図の実施例
回路のように直列にこれらを順次接続すると、こ
れに伴なつて減電圧特性が悪化するが、この実施
例では、上記切り換えポジシヨン数に無関係の下
限動作電圧とすることができる。
なお、この実施例では、各電流ミラー回路を構
成するダイオード又はトランジスタには、動作安
定化のための抵抗R4〜R11が設けられている。
成するダイオード又はトランジスタには、動作安
定化のための抵抗R4〜R11が設けられている。
この実施例のように、切り換えポジシヨンによ
つて、利得が異なる場合には、それぞれの利得倍
されたオフセツト電圧に応じた直流電圧が出力さ
れるため、デイジタル的に切り換えを行なうと大
きなポツプ音が発生するものとなるが、前述のよ
うに制御信号VCの変化を遅くすることにより、
これらのポツプ音の発生を防止できる。
つて、利得が異なる場合には、それぞれの利得倍
されたオフセツト電圧に応じた直流電圧が出力さ
れるため、デイジタル的に切り換えを行なうと大
きなポツプ音が発生するものとなるが、前述のよ
うに制御信号VCの変化を遅くすることにより、
これらのポツプ音の発生を防止できる。
この発明は、前記実施例に限定されず、４ステ
ート以上の切り換え回路を、前記同様な技術的思
想によりできるものである。また、各トランジス
タの導電型をすべて逆に構成するものとしてもよ
い。
ート以上の切り換え回路を、前記同様な技術的思
想によりできるものである。また、各トランジス
タの導電型をすべて逆に構成するものとしてもよ
い。
第１図は、この発明に先立つて提案された電子
スイツチ回路の回路図、第２図、第３図は、それ
ぞれこの発明の一実施例を示す回路図である。
スイツチ回路の回路図、第２図、第３図は、それ
ぞれこの発明の一実施例を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １ 対応するコレクタがそれぞれ共通接続され、
一方のベースにそれぞれ入力信号が印加され、他
方のベースが共通接続され、第１導電型のトラン
ジスタによつて構成された３対の差動トランジス
タ対と、前記共通コレクタ接続の一方と前記共通
ベース接続との間に接続された共通の負帰還回路
と、前記差動トランジスタ対の共通エミツタ接続
にそれぞれ接続された第１〜第３の定電流トラン
ジスタとを少くとも有する被制御回路と、前記第
１〜第３の定電流トランジスタを択一的に選択す
るための制御回路とを具備してなる電子スイツチ
回路であつて、前記制御回路は共通エミツタ接続
に定電流源が接続され、一方のベースに第１の基
準電圧が印加され、他方のベースに制御信号が印
加され、前記第１導電型とは反対導電型の関係に
ある第２導電型のトランジスタによつて構成され
た第１の差動トランジスタと、前記第１の差動ト
ランジスタの一方のコレクタ電流を入力とし、第
１導電型のトランジスタによつて構成された第１
の電流ミラー回路と、前記第１の電流ミラー回路
の出力電流を入力とし、第２導電型のトランジス
タより構成された第２の電流ミラー回路と、前記
第２の電流ミラー回路の出力電流を共通エミツタ
接続に受け、一方のベースに第２の基準電圧が印
加され、他方のベースに前記制御信号が印加さ
れ、第２導電型のトランジスタより構成された第
２の差動トランジスタとから成り、前記第１の差
動トランジスタの他方のコレクタ、前記第２の差
動トランジスタの一方及び他方のコレクタが前記
第１〜第３の定電流トランジスタのベースにそれ
ぞれ接続されてなることを特徴とする電子スイツ
チ回路。 ２ 対応するコレクタがそれぞれ共通接続され、
一方のベースにそれぞれ入力信号が印加され、第
１導電型のトランジスタによつて構成された３対
の差動トランジスタ対と、前記共通コレクタ接続
の一方と前記各差動トランジスタ対の他方のベー
スとの間にそれぞれ接続された第１〜第３の負帰
還回路と、前記差動トランジスタ対の共通エミツ
タ接続にそれぞれ接続された第１〜第３の定電流
トランジスタとを少くとも有する被制御回路と、
前記第１〜第３の定電流トランジスタを択一的に
選択するための制御回路とを具備してなる電子ス
イツチ回路であつて、前記制御回路は共通エミツ
タ接続に定電流源が接続され、一方のベースに第
１の基準電圧が印加され、他方のベースに制御信
号が印加され、前記第１導電型とは反対導電型の
関係にある第２導電型のトランジスタによつて構
成された第１の差動トランジスタと、前記第１の
差動トランジスタの一方のコレクタ電流を入力と
し、第１導電型のトランジスタによつて構成され
た第１の電流ミラー回路と、前記第１の電流ミラ
ー回路の出力電流を入力とし、第２導電型のトラ
ンジスタより構成された第２の電流ミラー回路
と、前記第２の電流ミラー回路の出力電流を共通
エミツタ接続に受け、一方のベースに第２の基準
電圧が印加され、他方のベースに前記制御信号が
印加され、第２導電型のトランジスタより構成さ
れた第２の差動トランジスタとから成り、前記第
１の差動トランジスタの他方のコレクタ、前記第
２の差動トランジスタの一方及び他方のコレクタ
が前記第１〜第３の定電流トランジスタのベース
にそれぞれ接続されてなることを特徴とする電子
スイツチ回路。 ３ 特許請求の範囲第２項記載の電子スイツチ回
路において、前記第１〜第３の負帰還回路の帰還
率が互いにそれぞれ異なつていることを特徴とす
る電子スイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12454680A JPS5750131A (en) | 1980-09-10 | 1980-09-10 | Electronic switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12454680A JPS5750131A (en) | 1980-09-10 | 1980-09-10 | Electronic switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750131A JPS5750131A (en) | 1982-03-24 |
| JPH0145252B2 true JPH0145252B2 (ja) | 1989-10-03 |
Family
ID=14888148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12454680A Granted JPS5750131A (en) | 1980-09-10 | 1980-09-10 | Electronic switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750131A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4572967A (en) * | 1982-09-07 | 1986-02-25 | Tektronix, Inc. | Bipolar analog switch |
| JPS5964923A (ja) * | 1982-10-06 | 1984-04-13 | Matsushita Electric Ind Co Ltd | スイツチ回路装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519260B2 (ja) * | 1972-08-21 | 1976-03-25 | ||
| JPS53138265A (en) * | 1977-05-10 | 1978-12-02 | Toshiba Corp | Signal switch circuit |
| JPS55118229A (en) * | 1979-03-06 | 1980-09-11 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Multiplexer circuit |
-
1980
- 1980-09-10 JP JP12454680A patent/JPS5750131A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750131A (en) | 1982-03-24 |
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