JPH0149045B2 - - Google Patents
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- JPH0149045B2 JPH0149045B2 JP14898782A JP14898782A JPH0149045B2 JP H0149045 B2 JPH0149045 B2 JP H0149045B2 JP 14898782 A JP14898782 A JP 14898782A JP 14898782 A JP14898782 A JP 14898782A JP H0149045 B2 JPH0149045 B2 JP H0149045B2
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- Japan
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- gain control
- gain
- transistors
- transistor
- control circuit
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- 230000003247 decreasing effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- Studio Circuits (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明はテレビジヨン信号伝送系に関し、特に
テレビジヨン信号の利得制御回路に関する。
テレビジヨン信号の利得制御回路に関する。
従来、フエーダーレバーにより映像信号を減衰
させたり、二つの映像信号を混合させたり、又二
つの映像信号間の画面転換等を行わせており、こ
れには、フエーダーレバーからの制御信号により
利得が制御される利得制御回路が用いられてい
る。例えば二つの映像画面を同時に互いに逆に増
減させて、或る画面から別の画面に時間的な傾斜
を持たせて転換させいわゆるデゾルブ動作を行わ
せるためには、フエーダーレバーの制御信号によ
り一方の映像信号を増大、他方の映像信号を減衰
させるように利得制御回路を構成する。デゾルブ
動作の場合画面転換させる両映像信号が同じ場合
となることが混合列の入れ換え等のために多々あ
り、このような場合デゾルブ動作により利得制御
回路出力レベルが変化するいわゆるクロスフエー
ド特性が悪い欠点があつた。又、利得制御回路の
回路構成によつては利得の変動等が生ずる欠点を
有していた。
させたり、二つの映像信号を混合させたり、又二
つの映像信号間の画面転換等を行わせており、こ
れには、フエーダーレバーからの制御信号により
利得が制御される利得制御回路が用いられてい
る。例えば二つの映像画面を同時に互いに逆に増
減させて、或る画面から別の画面に時間的な傾斜
を持たせて転換させいわゆるデゾルブ動作を行わ
せるためには、フエーダーレバーの制御信号によ
り一方の映像信号を増大、他方の映像信号を減衰
させるように利得制御回路を構成する。デゾルブ
動作の場合画面転換させる両映像信号が同じ場合
となることが混合列の入れ換え等のために多々あ
り、このような場合デゾルブ動作により利得制御
回路出力レベルが変化するいわゆるクロスフエー
ド特性が悪い欠点があつた。又、利得制御回路の
回路構成によつては利得の変動等が生ずる欠点を
有していた。
従来はこれらの欠点を解決するため利得制御回
路の出力を利得制御回路を構成する利得制御増幅
器へ負帰還させることによりクロスフエード特性
が良好でしかも利得変動が少ない利得制御回路が
考案され使用されて来た。
路の出力を利得制御回路を構成する利得制御増幅
器へ負帰還させることによりクロスフエード特性
が良好でしかも利得変動が少ない利得制御回路が
考案され使用されて来た。
第１図は従来のクロスフエード特性が良好な利
得制御回路の一例を示す図であり、入力端子１０
１，１０２には各々入力映像信号が供給される。
入力端子１０１はトランジスタ１０４のベース
に、又入力端子１０２はトランジスタ１１５のベ
ースに接続されている。トランジスタ１０４，１
０５と、トランジスタ１０８，１０９とトランジ
スタ１１０，１１１とトランジスタ１１４，１１
５とトランジスタ１１８，１１９とトランジスタ
１２０，１２１とはそれぞれ差動回路を構成して
おり、トランジスタ１０４，１０５のエミツタは
トランジスタ１０６のコレクタに、トランジスタ
１０８，１０９のエミツタはトランジスタ１０４
のコレクタに、トランジスタ１１０，１１１のエ
ミツタはトランジスタ１０５のコレクタに、トラ
ンジスタ１１４，１１５のエミツタはトランジス
タ１１６のコレクタに、トランジスタ１１８，１
１９のエミツターはトランジスタ１１４のコレク
タに、トランジスタ１２０，１２１のエミツタは
トランジスタ１１５のコレクタにそれぞれ接続さ
れている。又トランジスタ１０６のエミツタは抵
抗器１０７を介して、トランジスタ１１６のエミ
ツタは抵抗器１１７を介してそれぞれ負電源に接
続される。トランジスタ１０６，１１６のベース
は適当なバイアス電圧VBに保たれている。又ト
ランジスタ１０９，１１０，１１８，１２１のコ
レクタはそれぞれ正電源に接続される。一方トラ
ンジスタ１０８，１２０のコレクタは抵抗器１１
２を介して、トランジスタ１１１，１１９のコレ
クタは抵抗器１１３を介してそれぞれ正電源に接
続される。トランジスタ１０９，１１０，１１
９，１２０のベースは各々接続され適当なバイア
ス電圧VREFに保たれる。一方トランジスタ１０
８，１１１，１１８，１２１のベースは各々接続
され制御電圧入力端子１０３に接続されている。
又トランジスタ１０８，１２０のコレクタはトラ
ンジスタ１２２のベースに、トランジスタ１１
１，１１９のコレクタはトランジスタ１２３のベ
ースにそれぞれ接続されている。トランジスタ１
２２，１２３は差動回路を構成しておりトランジ
スタ１２２，１２３のエミツタは抵抗器１２４を
介して正電源に接続されている。又トランジスタ
１２２，１２３のコレクタはそれぞれ抵抗器１２
５，１２６を介して負電源に接続される。又トラ
ンジスタ１２２のコレクタはトランジスタ１２７
のベースにも接続される。トランジスタ１２７の
エミツタは抵抗器１２８を介して正電源に、トラ
ンジスタ１２７のコレクタは負電源に接続されて
いる。又トランジスタ１２７のエミツタは出力端
子１２９とトランジスタ１０５，１１４のベース
にそれぞれ接続されている。
得制御回路の一例を示す図であり、入力端子１０
１，１０２には各々入力映像信号が供給される。
入力端子１０１はトランジスタ１０４のベース
に、又入力端子１０２はトランジスタ１１５のベ
ースに接続されている。トランジスタ１０４，１
０５と、トランジスタ１０８，１０９とトランジ
スタ１１０，１１１とトランジスタ１１４，１１
５とトランジスタ１１８，１１９とトランジスタ
１２０，１２１とはそれぞれ差動回路を構成して
おり、トランジスタ１０４，１０５のエミツタは
トランジスタ１０６のコレクタに、トランジスタ
１０８，１０９のエミツタはトランジスタ１０４
のコレクタに、トランジスタ１１０，１１１のエ
ミツタはトランジスタ１０５のコレクタに、トラ
ンジスタ１１４，１１５のエミツタはトランジス
タ１１６のコレクタに、トランジスタ１１８，１
１９のエミツターはトランジスタ１１４のコレク
タに、トランジスタ１２０，１２１のエミツタは
トランジスタ１１５のコレクタにそれぞれ接続さ
れている。又トランジスタ１０６のエミツタは抵
抗器１０７を介して、トランジスタ１１６のエミ
ツタは抵抗器１１７を介してそれぞれ負電源に接
続される。トランジスタ１０６，１１６のベース
は適当なバイアス電圧VBに保たれている。又ト
ランジスタ１０９，１１０，１１８，１２１のコ
レクタはそれぞれ正電源に接続される。一方トラ
ンジスタ１０８，１２０のコレクタは抵抗器１１
２を介して、トランジスタ１１１，１１９のコレ
クタは抵抗器１１３を介してそれぞれ正電源に接
続される。トランジスタ１０９，１１０，１１
９，１２０のベースは各々接続され適当なバイア
ス電圧VREFに保たれる。一方トランジスタ１０
８，１１１，１１８，１２１のベースは各々接続
され制御電圧入力端子１０３に接続されている。
又トランジスタ１０８，１２０のコレクタはトラ
ンジスタ１２２のベースに、トランジスタ１１
１，１１９のコレクタはトランジスタ１２３のベ
ースにそれぞれ接続されている。トランジスタ１
２２，１２３は差動回路を構成しておりトランジ
スタ１２２，１２３のエミツタは抵抗器１２４を
介して正電源に接続されている。又トランジスタ
１２２，１２３のコレクタはそれぞれ抵抗器１２
５，１２６を介して負電源に接続される。又トラ
ンジスタ１２２のコレクタはトランジスタ１２７
のベースにも接続される。トランジスタ１２７の
エミツタは抵抗器１２８を介して正電源に、トラ
ンジスタ１２７のコレクタは負電源に接続されて
いる。又トランジスタ１２７のエミツタは出力端
子１２９とトランジスタ１０５，１１４のベース
にそれぞれ接続されている。
第１図において１０４〜１１１までが第一の利
得制御部を、１１４〜１２１が第二の利得制御部
を各々１１２，１１３を共通負荷として構成し、
１２２〜１２８までが増幅器を構成している。い
ま制御電圧入力１０３がVREFより高いとトランジ
スタ１０８，１１１，１１８，１２１がそれぞれ
オンになるため信号入力端子１０１より供給され
た映像信号が、又制御電圧入力１０３がVREFより
低いとトランジスタ１０９，１１０，１１９，１
２０がそれぞれオンとなるため信号入力１０２よ
り供給された映像信号が、又制御電圧入力１０３
がVREF近辺になると両映像信号が混合された形で
各々トランジスタ１０８，１２０及びトランジス
タ１１１，１１９のコレクタより取り出されトラ
ンジスタ１２２，１２３のベースに入力され増幅
される。増幅された映像信号はトランジスタ１２
７のエミツタより出力端子１２９より出力される
と同時にトランジスタ１０５，１１４のベースに
100％負帰還される。このためこの利得制御回路
の利得は、第一の利得制御部の利得をＧ１、第二
の利得制御部の利得をＧ２とすれば常にG1＋G2
＝一定（100％）となり、制御電圧入力端子１０
３の電圧を０〜100％変化させたとき、この制御
電圧の比率でＧ１，Ｇ２は決定されるが総合利得
は一定となる。従つて、信号入力端子１０１及び
１０２に各々同じ映像信号を同じレベルで加えた
ときは制御電圧入力端子１０３の電圧を０〜100
％変化即ちデゾルブ動作をさせても出力端子１２
９の映像信号は常に一定レベルに保たれ良好なク
ロスフエード特性及び利得変動特性が得られる。
かかる利得制御回路においてはクロスフエード特
性は良好となるが、一方総合利得G1＋G2は常に
一定となるためG1＋G2を100％以上即ち両映像
信号をフルに混合させることができない欠点を有
していた。即ち、放送局等において、両映像信号
を混合加算させる効果を得る場合、加算された映
像信号が100％を越えて使用されることがしばし
ば必要とされ、前述した従来の利得制御回路では
これらの要求に対処できない欠点を有していた。
得制御部を、１１４〜１２１が第二の利得制御部
を各々１１２，１１３を共通負荷として構成し、
１２２〜１２８までが増幅器を構成している。い
ま制御電圧入力１０３がVREFより高いとトランジ
スタ１０８，１１１，１１８，１２１がそれぞれ
オンになるため信号入力端子１０１より供給され
た映像信号が、又制御電圧入力１０３がVREFより
低いとトランジスタ１０９，１１０，１１９，１
２０がそれぞれオンとなるため信号入力１０２よ
り供給された映像信号が、又制御電圧入力１０３
がVREF近辺になると両映像信号が混合された形で
各々トランジスタ１０８，１２０及びトランジス
タ１１１，１１９のコレクタより取り出されトラ
ンジスタ１２２，１２３のベースに入力され増幅
される。増幅された映像信号はトランジスタ１２
７のエミツタより出力端子１２９より出力される
と同時にトランジスタ１０５，１１４のベースに
100％負帰還される。このためこの利得制御回路
の利得は、第一の利得制御部の利得をＧ１、第二
の利得制御部の利得をＧ２とすれば常にG1＋G2
＝一定（100％）となり、制御電圧入力端子１０
３の電圧を０〜100％変化させたとき、この制御
電圧の比率でＧ１，Ｇ２は決定されるが総合利得
は一定となる。従つて、信号入力端子１０１及び
１０２に各々同じ映像信号を同じレベルで加えた
ときは制御電圧入力端子１０３の電圧を０〜100
％変化即ちデゾルブ動作をさせても出力端子１２
９の映像信号は常に一定レベルに保たれ良好なク
ロスフエード特性及び利得変動特性が得られる。
かかる利得制御回路においてはクロスフエード特
性は良好となるが、一方総合利得G1＋G2は常に
一定となるためG1＋G2を100％以上即ち両映像
信号をフルに混合させることができない欠点を有
していた。即ち、放送局等において、両映像信号
を混合加算させる効果を得る場合、加算された映
像信号が100％を越えて使用されることがしばし
ば必要とされ、前述した従来の利得制御回路では
これらの要求に対処できない欠点を有していた。
本発明の目的は、上記欠点を除去し、クロスフ
エード特性が良好でしかも両映像信号を100％以
上フルに混合させることができる利得制御回路を
提供することである。
エード特性が良好でしかも両映像信号を100％以
上フルに混合させることができる利得制御回路を
提供することである。
以下本発明の一実施例の図面を参照して本発明
を詳細に説明する。第２図は本発明の一実施例を
示す構成図であり、第一の映像信号入力端子１、
第一のフエーダーレバーからの制御電圧入力端子
２、第二の映像信号入力端子３、第二のフエーダ
ーレバーからの制御電圧入力端子４、第一の映像
信号と第二の映像信号を第一のフエーダーレバー
からの制御電圧により利得制御する第一の利得制
御回路５、第二の映像信号を第二のフエーダーレ
バーからの制御電圧により利得制御する第二の利
得制御回路６、第一の利得制御回路５および第二
の利得制御回路６の出力を混合する抵抗器７およ
び８、混合動作がデゾルブ動作のときは第一の利
得制御回路により第一及び第二の映像信号を第一
のフエーダーレバーからの制御電圧で利得制御し
混合する第一の混合状態に、又混合動作がフル混
合動作のときは第一及び第二の映像信号を第一及
び第二のフエーダーからの制御信号により第一及
び第二の利得制御回路で各々利得制御した後混合
する第二の混合状態に切替える切替回路９、第一
および第二のフエーダーレバー相互の動作状態を
自動的に検知し切替器９を第一及び第二のフエー
ダーレバーを連動させたときは第一の混合状態と
し第一及び第二のフエーダーレバーを単独動作さ
せたときは第二の混合状態とする如く制御する切
替制御器１０、デゾルブ動作のときにフル混合動
作と同じ総合利得を設定する抵抗器１１及び出力
端子１２とから構成されている。
を詳細に説明する。第２図は本発明の一実施例を
示す構成図であり、第一の映像信号入力端子１、
第一のフエーダーレバーからの制御電圧入力端子
２、第二の映像信号入力端子３、第二のフエーダ
ーレバーからの制御電圧入力端子４、第一の映像
信号と第二の映像信号を第一のフエーダーレバー
からの制御電圧により利得制御する第一の利得制
御回路５、第二の映像信号を第二のフエーダーレ
バーからの制御電圧により利得制御する第二の利
得制御回路６、第一の利得制御回路５および第二
の利得制御回路６の出力を混合する抵抗器７およ
び８、混合動作がデゾルブ動作のときは第一の利
得制御回路により第一及び第二の映像信号を第一
のフエーダーレバーからの制御電圧で利得制御し
混合する第一の混合状態に、又混合動作がフル混
合動作のときは第一及び第二の映像信号を第一及
び第二のフエーダーからの制御信号により第一及
び第二の利得制御回路で各々利得制御した後混合
する第二の混合状態に切替える切替回路９、第一
および第二のフエーダーレバー相互の動作状態を
自動的に検知し切替器９を第一及び第二のフエー
ダーレバーを連動させたときは第一の混合状態と
し第一及び第二のフエーダーレバーを単独動作さ
せたときは第二の混合状態とする如く制御する切
替制御器１０、デゾルブ動作のときにフル混合動
作と同じ総合利得を設定する抵抗器１１及び出力
端子１２とから構成されている。
第一および第二の利得制御回路の回路は例えば
第１図の如く外部からの制御信号に応じて二つの
信号が互いに逆に増減される如く利得が変る利得
制御増幅器と前記利得制御増幅器の出力を受ける
出力増幅器とを具備し前記出力増幅器の出力を前
記利得制御増幅器へ負帰還しクロスフエード特性
を良好ならしめるように構成される。ここで利得
制御回路５および６のａは第１図の信号入力端子
１０１に、同じくｂは入力端子１０２に、ｃは制
御電圧入力端子１０３に、ｄは出力端子１２９に
各々対応している。切替回路９は切替制御回路１
０により制御されデゾルブ動作で各々ａ−ｂ間が
接続され、フル混合動作では各々ａ−ｃ間が接続
される。切替制御回路１０は第一および第二のフ
エーダーレバー相互の動作状態を自動的に検知し
第一および第二のフエーダーレバーを連動させた
ときは切替回路９をデゾルブ状態とし、第一及び
第二のフエーダーレバーを単独動作させたときは
切替回路９をフル混合状態とする如く構成したも
のであり、例えば第一のフエーダーレバーからの
制御電圧と第二のフエーダーレバーからの極性反
転された制御電圧とを電圧比較器により比較し両
制御電圧の差が設定値より少なければ連動状態、
設定値より多ければ単独動作状態と検知する如く
構成すれば容易に得られる。
第１図の如く外部からの制御信号に応じて二つの
信号が互いに逆に増減される如く利得が変る利得
制御増幅器と前記利得制御増幅器の出力を受ける
出力増幅器とを具備し前記出力増幅器の出力を前
記利得制御増幅器へ負帰還しクロスフエード特性
を良好ならしめるように構成される。ここで利得
制御回路５および６のａは第１図の信号入力端子
１０１に、同じくｂは入力端子１０２に、ｃは制
御電圧入力端子１０３に、ｄは出力端子１２９に
各々対応している。切替回路９は切替制御回路１
０により制御されデゾルブ動作で各々ａ−ｂ間が
接続され、フル混合動作では各々ａ−ｃ間が接続
される。切替制御回路１０は第一および第二のフ
エーダーレバー相互の動作状態を自動的に検知し
第一および第二のフエーダーレバーを連動させた
ときは切替回路９をデゾルブ状態とし、第一及び
第二のフエーダーレバーを単独動作させたときは
切替回路９をフル混合状態とする如く構成したも
のであり、例えば第一のフエーダーレバーからの
制御電圧と第二のフエーダーレバーからの極性反
転された制御電圧とを電圧比較器により比較し両
制御電圧の差が設定値より少なければ連動状態、
設定値より多ければ単独動作状態と検知する如く
構成すれば容易に得られる。
従つて、第一及び第二のフエーダーレバーを連
動させたとき即ちデゾルブ動作のときは第一およ
び第二の映像信号は第一の利得制御回路５のａお
よびｂに入力され制御電圧入力端子２よりの制御
電圧でクロスフエード特性の良好な利得制御がな
され抵抗器７を経て出力端子１２より送出され
る。ここで抵抗器１１はデゾルブ動作のときに出
力端子１２に接続され総合利得をフル混合動作時
の利得に合せるための抵抗器で片側は第一および
第二の利得制御回路５，６のｄ端子のDC電位に
設定する。又、第二の利得制御回路６の入力端子
ｂは適当なバイアス電圧VREFに保たれる。一方フ
ル混合動作のときは第一の映像信号は第一の利得
制御回路５のａに、第二の映像信号は第二の利得
制御回路６のａに接続された制御電圧入力端子２
および４により各々利得制御がなされ抵抗器７お
よび８によりフル混合され出力端子により送出さ
れる。このとき第一および第二の利得制御回路５
および６の入力端子ｂは適当なバイアス電圧VREF
に保たれる。この結果、フエーダーレバーによる
二つの映像信号の混合、画面転換等の際二つのフ
エーダーレバー相互の動作状態により自動的に切
替回路９を切替え、デゾルブ動作のときはクロス
フエード特性が良好な利得制御を行え、フル混合
動作のときは両映像信号を100％以上フルに混合
させえる。
動させたとき即ちデゾルブ動作のときは第一およ
び第二の映像信号は第一の利得制御回路５のａお
よびｂに入力され制御電圧入力端子２よりの制御
電圧でクロスフエード特性の良好な利得制御がな
され抵抗器７を経て出力端子１２より送出され
る。ここで抵抗器１１はデゾルブ動作のときに出
力端子１２に接続され総合利得をフル混合動作時
の利得に合せるための抵抗器で片側は第一および
第二の利得制御回路５，６のｄ端子のDC電位に
設定する。又、第二の利得制御回路６の入力端子
ｂは適当なバイアス電圧VREFに保たれる。一方フ
ル混合動作のときは第一の映像信号は第一の利得
制御回路５のａに、第二の映像信号は第二の利得
制御回路６のａに接続された制御電圧入力端子２
および４により各々利得制御がなされ抵抗器７お
よび８によりフル混合され出力端子により送出さ
れる。このとき第一および第二の利得制御回路５
および６の入力端子ｂは適当なバイアス電圧VREF
に保たれる。この結果、フエーダーレバーによる
二つの映像信号の混合、画面転換等の際二つのフ
エーダーレバー相互の動作状態により自動的に切
替回路９を切替え、デゾルブ動作のときはクロス
フエード特性が良好な利得制御を行え、フル混合
動作のときは両映像信号を100％以上フルに混合
させえる。
以上詳細に説明したように本発明によればクロ
スフエード特性が良好でしかも両映像信号を100
％以上フルに混合させることができる利得制御回
路が得られる。
スフエード特性が良好でしかも両映像信号を100
％以上フルに混合させることができる利得制御回
路が得られる。
第１図は従来の利得制御回路を示す構成図、第
２図は本発明の一実施例を示す構成図。 図において、１０１，１０２……入力端子、１
０３……制御電圧入力端子、１０４，１０５，１
０６，１０８，１０９，１１０，１１１，１１
４，１１５，１１６，１１８，１１９，１２０，
１２１，１２２，１２３……トランジスタ、１０
７，１１２，１１３，１１７，１２４，１２５，
１２６，１２８……抵抗器、１２９……出力端
子、１，３……映像信号入力端子、２，４……制
御電圧入力端子、５，６……利得制御回路、７，
８，１１……抵抗器、９……切替回路、１０……
切替制御回路、１２……映像信号出力端子。
２図は本発明の一実施例を示す構成図。 図において、１０１，１０２……入力端子、１
０３……制御電圧入力端子、１０４，１０５，１
０６，１０８，１０９，１１０，１１１，１１
４，１１５，１１６，１１８，１１９，１２０，
１２１，１２２，１２３……トランジスタ、１０
７，１１２，１１３，１１７，１２４，１２５，
１２６，１２８……抵抗器、１２９……出力端
子、１，３……映像信号入力端子、２，４……制
御電圧入力端子、５，６……利得制御回路、７，
８，１１……抵抗器、９……切替回路、１０……
切替制御回路、１２……映像信号出力端子。
Claims (1)
- １ フエーダーレバーからの制御信号に応じて二
つの信号が互いに逆に増減される如く利得が変る
利得制御増幅器と前記利得制御増幅器の出力を受
ける出力増幅器とを含み前記出力増幅器の出力を
前記利得制御増幅器へ負帰還する如く構成された
第一及び第二の利得制御回路と、第一及び第二の
信号を第一又は第二のフエーダーレバーからの制
御信号に応じて前記第一又は第二の利得制御回路
により混合する第一の混合状態と前記第一及び第
二の信号を第一及び第二のフエーダーレバーから
の制御信号に応じて各々第一及び第二の利得制御
回路により各々利得制御した後混合する第二の混
合状態とを切替える切替器と、前記第一及び第二
のフエーダーレバー相互の動作状態を自動的に検
知し前記切替器を第一及び第二のフエーダーレバ
ーを連動させたときは前記第一の混合状態とし前
記第一及び第二のフエーダーレバーを単独動作さ
せたときは前記第二の混合状態とする如く制御す
る切替制御器を具備したことを特徴とする利得制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14898782A JPS5939112A (ja) | 1982-08-27 | 1982-08-27 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14898782A JPS5939112A (ja) | 1982-08-27 | 1982-08-27 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939112A JPS5939112A (ja) | 1984-03-03 |
| JPH0149045B2 true JPH0149045B2 (ja) | 1989-10-23 |
Family
ID=15465161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14898782A Granted JPS5939112A (ja) | 1982-08-27 | 1982-08-27 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939112A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195166U (ja) * | 1984-11-26 | 1986-06-19 | ||
| JPH01192284A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 映像混合回路 |
| JPH01224795A (ja) * | 1988-03-04 | 1989-09-07 | Hitachi Ltd | 映像情報表示方法及び再生装置 |
| JPH02260808A (ja) * | 1989-03-31 | 1990-10-23 | Yokogawa Electric Corp | 高速プログラマブル・ゲインアンプ |
-
1982
- 1982-08-27 JP JP14898782A patent/JPS5939112A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5939112A (ja) | 1984-03-03 |
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