JPH0149058B2 - - Google Patents
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- JPH0149058B2 JPH0149058B2 JP58012014A JP1201483A JPH0149058B2 JP H0149058 B2 JPH0149058 B2 JP H0149058B2 JP 58012014 A JP58012014 A JP 58012014A JP 1201483 A JP1201483 A JP 1201483A JP H0149058 B2 JPH0149058 B2 JP H0149058B2
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- JP
- Japan
- Prior art keywords
- switch
- capacitor
- output
- voltage
- feedback resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
- H03M1/442—Sequential comparisons in series-connected stages with change in value of analogue signal using switched capacitors
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は高精度のＡ／Ｄ変換器の改良に関する
ものである。
ものである。
第１図は従来の縦続型Ａ／Ｄ変換器に用いられ
る１ビツトのＡ／Ｄ変換器である。入力信号VIN
が入力端子１に加えられると、サンプル・ホール
ド回路（以下Ｓ／Ｈ回路と呼ぶ）２でサンプル・
ホールドされ、この保持された電圧VH（＝VIN）
と基準電圧VR／２は比較回路３で比較される。
VH＜VR／２のとき比較回路３の出力VODはローレ
ベルＬとなりスイツチＳ１を閉、Ｓ２を開とし演
算増幅器４からVOA＝2VH＝2VINを出力する。VH
＞VR／２のとき比較回路３の出力VODはハイレベ
ルＨとなり、スイツチＳ１を開、Ｓ２を閉とし演
算増幅器４からVOA＝2VH−VR＝2VIN−VRを出力
する。第２図は演算増幅器４からの剰余出力VOA
と入力信号VINとの関係を図示したものである。
すなわち入力信号VINを基準電圧VR／２と比較し
て１ビツトの変換を行なつた後比較電圧との“剰
余”を出力している。第１図に示す１ビツトＡ／
Ｄ変換器を複数段縦続接続して前段の剰余出力を
後段の入力とすれば、各段からの１ビツト出力
（比較出力）の組合わせは複数ビツトのＡ／Ｄ変
換出力を構成する。
る１ビツトのＡ／Ｄ変換器である。入力信号VIN
が入力端子１に加えられると、サンプル・ホール
ド回路（以下Ｓ／Ｈ回路と呼ぶ）２でサンプル・
ホールドされ、この保持された電圧VH（＝VIN）
と基準電圧VR／２は比較回路３で比較される。
VH＜VR／２のとき比較回路３の出力VODはローレ
ベルＬとなりスイツチＳ１を閉、Ｓ２を開とし演
算増幅器４からVOA＝2VH＝2VINを出力する。VH
＞VR／２のとき比較回路３の出力VODはハイレベ
ルＨとなり、スイツチＳ１を開、Ｓ２を閉とし演
算増幅器４からVOA＝2VH−VR＝2VIN−VRを出力
する。第２図は演算増幅器４からの剰余出力VOA
と入力信号VINとの関係を図示したものである。
すなわち入力信号VINを基準電圧VR／２と比較し
て１ビツトの変換を行なつた後比較電圧との“剰
余”を出力している。第１図に示す１ビツトＡ／
Ｄ変換器を複数段縦続接続して前段の剰余出力を
後段の入力とすれば、各段からの１ビツト出力
（比較出力）の組合わせは複数ビツトのＡ／Ｄ変
換出力を構成する。
ところが第１図に示すような１ビツトＡ／Ｄ変
換器の場合、Ｓ／Ｈ回路２、比較回路３、演算増
幅器４のオフセツトおよびスイツチＳ１，Ｓ２の
オン抵抗などはすべてＡ／Ｄ変換器の精度を制限
する要因となる。このため複雑で高価なコンポー
ネントを用いなければ良い性能が得られないとい
う欠点があり、IC化も難しい。また出力データ
のビツト数を増すにつれて構成素子が増えて構成
が複雑になるという欠点もある。
換器の場合、Ｓ／Ｈ回路２、比較回路３、演算増
幅器４のオフセツトおよびスイツチＳ１，Ｓ２の
オン抵抗などはすべてＡ／Ｄ変換器の精度を制限
する要因となる。このため複雑で高価なコンポー
ネントを用いなければ良い性能が得られないとい
う欠点があり、IC化も難しい。また出力データ
のビツト数を増すにつれて構成素子が増えて構成
が複雑になるという欠点もある。
Ａ／Ｄ変換方式として最も一般的な逐次比較形
の場合も事情は同様で、サンプル・ホールド回路
や比較器にはオフセツトの少ないものが要求さ
れ、Ｄ／Ａ変換部として用いるはしご形抵抗回路
や重み付電流源なども出力ビツト数が増えるにつ
れてこれらの数が増え、また高精度が要求される
ようになる。
の場合も事情は同様で、サンプル・ホールド回路
や比較器にはオフセツトの少ないものが要求さ
れ、Ｄ／Ａ変換部として用いるはしご形抵抗回路
や重み付電流源なども出力ビツト数が増えるにつ
れてこれらの数が増え、また高精度が要求される
ようになる。
このように高精度のＡ／Ｄ変換器に使用される
キーコンポーネントには高精度で高価なものが多
数要求され、またIC化が難しいという問題点が
あつた。
キーコンポーネントには高精度で高価なものが多
数要求され、またIC化が難しいという問題点が
あつた。
本発明は上記の問題点を解決するためになされ
たもので、使用する高精度部品が少なく、IC化
が容易な高精度のＡ／Ｄ変換器を実現することを
目的とする。
たもので、使用する高精度部品が少なく、IC化
が容易な高精度のＡ／Ｄ変換器を実現することを
目的とする。
上記の目的を達成するために本発明の第１の要
旨とするところは、共通の帰還抵抗を介して接続
する２組の下記(イ)の１ビツトＡ／Ｄ変換回路と、
入力電圧がその一端に印加され一方の前記Ａ／Ｄ
変換回路の第１のキヤパシタの一端にその他端が
接続する入力スイツチとを具備し、前記２組の
Ａ／Ｄ変換回路の一方が入力スイツチおよび第４
のスイツチをオンとして入力電圧を第２のキヤパ
シタに充電した後、共通の帰還抵抗を介して前記
２組のＡ／Ｄ変換回路の一方の剰余出力電圧が他
方の第１のスイツチの一端への印加電圧となるよ
うに第１および第７のスイツチを切換えて交互に
変換動作させ、前記各Ａ／Ｄ変換回路から出力さ
れる比較出力に基づいて複数ビツトのデータ出力
を得るように構成したことを特徴とするＡ／Ｄ変
換器に存する。
旨とするところは、共通の帰還抵抗を介して接続
する２組の下記(イ)の１ビツトＡ／Ｄ変換回路と、
入力電圧がその一端に印加され一方の前記Ａ／Ｄ
変換回路の第１のキヤパシタの一端にその他端が
接続する入力スイツチとを具備し、前記２組の
Ａ／Ｄ変換回路の一方が入力スイツチおよび第４
のスイツチをオンとして入力電圧を第２のキヤパ
シタに充電した後、共通の帰還抵抗を介して前記
２組のＡ／Ｄ変換回路の一方の剰余出力電圧が他
方の第１のスイツチの一端への印加電圧となるよ
うに第１および第７のスイツチを切換えて交互に
変換動作させ、前記各Ａ／Ｄ変換回路から出力さ
れる比較出力に基づいて複数ビツトのデータ出力
を得るように構成したことを特徴とするＡ／Ｄ変
換器に存する。
(イ) 帰還抵抗と、この帰還抵抗の一端にその一端
が接続する第１のスイツチと、この第１のスイ
ツチの他端がその一端に接続する第１のキヤパ
シタと、この第１のキヤパシタの他端とコモン
の間に接続する第２のスイツチと、前記第１の
キヤパシタの一端と基準電圧の間に接続する第
３のスイツチと、前記第１のキヤパシタの一端
に関連してその一端が接続する第２のキヤパシ
タと、この第２のキヤパシタの他端にその入力
端子が接続する反転増幅器と、この反転増幅器
の入力端子と出力端子の間に接続する第４のス
イツチと、前記帰還抵抗の分圧端子と前記第２
のキヤパシタの一端の間に接続する第５のスイ
ツチと、前記帰還抵抗の分圧端子と前記第１の
キヤパシタの他端の間に接続する第６のスイツ
チと、前記反転増幅器の出力端子と前記帰還抵
抗の一端の間に接続する第７のスイツチとを備
え、クロツク信号により３つの区間を順番に発
生し、第１の区間で第１、第４のスイツチをオ
ンとして第１のスイツチの一端への印加電圧に
対応する電圧を第２のキヤパシタに充電し、第
２の区間で第２、第３のスイツチをオンとして
基準電圧を第１のキヤパシタに充電して反転増
幅器から比較出力を発生し、第３の区間で前記
比較出力に対応して第５または第６のスイツチ
をオンとするとともに第７のスイツチをオンと
して反転増幅器から剰余出力を発生するように
構成した１ビツトのＡ／Ｄ変換回路。
が接続する第１のスイツチと、この第１のスイ
ツチの他端がその一端に接続する第１のキヤパ
シタと、この第１のキヤパシタの他端とコモン
の間に接続する第２のスイツチと、前記第１の
キヤパシタの一端と基準電圧の間に接続する第
３のスイツチと、前記第１のキヤパシタの一端
に関連してその一端が接続する第２のキヤパシ
タと、この第２のキヤパシタの他端にその入力
端子が接続する反転増幅器と、この反転増幅器
の入力端子と出力端子の間に接続する第４のス
イツチと、前記帰還抵抗の分圧端子と前記第２
のキヤパシタの一端の間に接続する第５のスイ
ツチと、前記帰還抵抗の分圧端子と前記第１の
キヤパシタの他端の間に接続する第６のスイツ
チと、前記反転増幅器の出力端子と前記帰還抵
抗の一端の間に接続する第７のスイツチとを備
え、クロツク信号により３つの区間を順番に発
生し、第１の区間で第１、第４のスイツチをオ
ンとして第１のスイツチの一端への印加電圧に
対応する電圧を第２のキヤパシタに充電し、第
２の区間で第２、第３のスイツチをオンとして
基準電圧を第１のキヤパシタに充電して反転増
幅器から比較出力を発生し、第３の区間で前記
比較出力に対応して第５または第６のスイツチ
をオンとするとともに第７のスイツチをオンと
して反転増幅器から剰余出力を発生するように
構成した１ビツトのＡ／Ｄ変換回路。
本発明の第２の要旨とするところは、２組の下
記(イ)のＡ／Ｄ変換部を共通の帰還抵抗を介して接
続するとともに同一入力電圧および同一基準電圧
を加え、２組の前記Ａ／Ｄ変換部の対応するスイ
ツチ同士を位相が互いに一区間ずれたクロツク信
号で駆動して、前記Ａ／Ｄ変換部の２倍のサンプ
ル・レートで出力するように構成したことを特徴
とするＡ／Ｄ変換器に存する。
記(イ)のＡ／Ｄ変換部を共通の帰還抵抗を介して接
続するとともに同一入力電圧および同一基準電圧
を加え、２組の前記Ａ／Ｄ変換部の対応するスイ
ツチ同士を位相が互いに一区間ずれたクロツク信
号で駆動して、前記Ａ／Ｄ変換部の２倍のサンプ
ル・レートで出力するように構成したことを特徴
とするＡ／Ｄ変換器に存する。
(イ) 共通の帰還抵抗を介して接続する２組の下記
(ロ)の１ビツトＡ／Ｄ変換回路と、入力電圧がそ
の一端に印加され一方の前記Ａ／Ｄ変換回路の
第１のキヤパシタの一端にその他端が接続する
入力スイツチとを具備し、前記２組のＡ／Ｄ変
換回路の一方が入力スイツチおよび第４のスイ
ツチをオンとして入力電圧を第２のキヤパシタ
に充電した後、共通の帰還抵抗を介して前記２
組のＡ／Ｄ変換回路の一方の剰余出力電圧が他
方の第１のスイツチの一端への印加電圧となる
ように第１および第７のスイツチを切換えて交
互に変換動作させ、前記各Ａ／Ｄ変換回路から
出力される比較出力に基づいて複数ビツトのデ
ータ出力を得るように構成したＡ／Ｄ変換部。
(ロ)の１ビツトＡ／Ｄ変換回路と、入力電圧がそ
の一端に印加され一方の前記Ａ／Ｄ変換回路の
第１のキヤパシタの一端にその他端が接続する
入力スイツチとを具備し、前記２組のＡ／Ｄ変
換回路の一方が入力スイツチおよび第４のスイ
ツチをオンとして入力電圧を第２のキヤパシタ
に充電した後、共通の帰還抵抗を介して前記２
組のＡ／Ｄ変換回路の一方の剰余出力電圧が他
方の第１のスイツチの一端への印加電圧となる
ように第１および第７のスイツチを切換えて交
互に変換動作させ、前記各Ａ／Ｄ変換回路から
出力される比較出力に基づいて複数ビツトのデ
ータ出力を得るように構成したＡ／Ｄ変換部。
(ロ) 帰還抵抗と、この帰還抵抗の一端にその一端
が接続する第１のスイツチと、この第１のスイ
ツチの他端がその一端に接続する第１のキヤパ
シタと、この第１のキヤパシタの他端とコモン
の間に接続する第２のスイツチと、前記第１の
キヤパシタの一端と基準電圧の間に接続する第
３のスイツチと、前記第１のキヤパシタの一端
に関連してその一端が接続する第２のキヤパシ
タと、この第２のキヤパシタの他端にその入力
端子が接続する反転増幅器と、この反転増幅器
の入力端子と出力端子の間に接続する第４のス
イツチと、前記帰還抵抗の分圧端子と前記第２
のキヤパシタの一端の間に接続する第５のスイ
ツチと、前記帰還抵抗の分圧端子と前記第１の
キヤパシタの他端の間に接続する第６のスイツ
チと、前記反転増幅器の出力端子と前記帰還抵
抗の一端の間に接続する第７のスイツチとを備
え、クロツク信号により３つの区間を順番に発
生し、第１の区間で第１、第４のスイツチをオ
ンとして第１のスイツチの一端への印加電圧に
対応する電圧を第２のキヤパシタに充電し、第
２の区間で第２、第３のスイツチをオンとして
基準電圧を第１のキヤパシタに充電して反転増
幅器から比較出力を発生し、第３の区間で前記
比較出力に対応して第５または第６のスイツチ
をオンとするとともに第７のスイツチをオンと
して反転増幅器から剰余出力を発生するように
構成した１ビツトのＡ／Ｄ変換回路。
が接続する第１のスイツチと、この第１のスイ
ツチの他端がその一端に接続する第１のキヤパ
シタと、この第１のキヤパシタの他端とコモン
の間に接続する第２のスイツチと、前記第１の
キヤパシタの一端と基準電圧の間に接続する第
３のスイツチと、前記第１のキヤパシタの一端
に関連してその一端が接続する第２のキヤパシ
タと、この第２のキヤパシタの他端にその入力
端子が接続する反転増幅器と、この反転増幅器
の入力端子と出力端子の間に接続する第４のス
イツチと、前記帰還抵抗の分圧端子と前記第２
のキヤパシタの一端の間に接続する第５のスイ
ツチと、前記帰還抵抗の分圧端子と前記第１の
キヤパシタの他端の間に接続する第６のスイツ
チと、前記反転増幅器の出力端子と前記帰還抵
抗の一端の間に接続する第７のスイツチとを備
え、クロツク信号により３つの区間を順番に発
生し、第１の区間で第１、第４のスイツチをオ
ンとして第１のスイツチの一端への印加電圧に
対応する電圧を第２のキヤパシタに充電し、第
２の区間で第２、第３のスイツチをオンとして
基準電圧を第１のキヤパシタに充電して反転増
幅器から比較出力を発生し、第３の区間で前記
比較出力に対応して第５または第６のスイツチ
をオンとするとともに第７のスイツチをオンと
して反転増幅器から剰余出力を発生するように
構成した１ビツトのＡ／Ｄ変換回路。
以下図面を用いて本発明を説明する。
第３図は本発明の一実施例を構成する基本回路
を示す電気回路図で１ビツトのＡ／Ｄ変換器であ
り、実施例の理解を容易にするために実施例に先
立つて説明する。１１はアナログ入力信号VIN1が
加えられる入力端子、Ｓ１１はその一端がこの入
力端子１１に接続する第１のスイツチ、Ｃ１はこ
のスイツチＳ１１の他端にその一端が接続する第
１のキヤパシタ、Ｓ１２はこのキヤパシタＣ１の
他端にその一端が接続し、他端がコモンに接続す
る第２のスイツチ、Ｓ１３は前記スイツチＳ１１
の他端にその一端が接続し他端が基準電圧VR／
２の加わる端子１２に接続する第３のスイツチ、
Ｃ２は前記スイツチＳ１１の他端にその一端が接
続する第２のキヤパシタ、１３はこのキヤパシタ
Ｃ２の他端がその入力端子に接続する反転増幅器
で、例えばCMOSのインバータなどを用いるこ
とができる。Ｓ１４は前記反転増幅器１３の出力
端子と前記入力端子とに接続する第４のスイツ
チ、Ｒ１とＲ２は前記反転増幅器１３の前記出力
端子に接続してその出力VOIを分圧する、値の等
しい抵抗、Ｓ１６はこの抵抗Ｒ１とＲ２の接続点
と前記キヤパシタＣ１の他端とに接続する第６の
スイツチ、Ｓ１５は前記抵抗Ｒ１とＲ２の接続点
と前記キヤパシタＣ１の一端とに接続する第５の
スイツチである。１４はスイツチＳ１１，Ｓ１４
を制御するクロツクCP１が加えられるクロツク
入力端子、１５はスイツチＳ１２，Ｓ１３を制御
するクロツクCP２が加えられるクロツク入力端
子、１６はクロツクCP３が加えられるクロツク
入力端子、１７はこのクロツクCP３をそのクロ
ツク入力とし前記反転増幅器１３からの比較出力
をそのＤ入力とするＤ形フリツプ・フロツプ（以
下Ｄ形Ｆ・Ｆと呼ぶ）、１８はこのＤ形Ｆ・Ｆの
反転出力および前記クロツクCP３を入力とし出
力をスイツチＳ１５に加えるAND回路、１９は
このＤ形Ｆ・Ｆの非反転出力および前記クロツク
CP３を入力とし出力をスイツチＳ１６に加える
AND回路である。２０は前記反転増幅器からの
出力を外部に送出する出力端子である。
を示す電気回路図で１ビツトのＡ／Ｄ変換器であ
り、実施例の理解を容易にするために実施例に先
立つて説明する。１１はアナログ入力信号VIN1が
加えられる入力端子、Ｓ１１はその一端がこの入
力端子１１に接続する第１のスイツチ、Ｃ１はこ
のスイツチＳ１１の他端にその一端が接続する第
１のキヤパシタ、Ｓ１２はこのキヤパシタＣ１の
他端にその一端が接続し、他端がコモンに接続す
る第２のスイツチ、Ｓ１３は前記スイツチＳ１１
の他端にその一端が接続し他端が基準電圧VR／
２の加わる端子１２に接続する第３のスイツチ、
Ｃ２は前記スイツチＳ１１の他端にその一端が接
続する第２のキヤパシタ、１３はこのキヤパシタ
Ｃ２の他端がその入力端子に接続する反転増幅器
で、例えばCMOSのインバータなどを用いるこ
とができる。Ｓ１４は前記反転増幅器１３の出力
端子と前記入力端子とに接続する第４のスイツ
チ、Ｒ１とＲ２は前記反転増幅器１３の前記出力
端子に接続してその出力VOIを分圧する、値の等
しい抵抗、Ｓ１６はこの抵抗Ｒ１とＲ２の接続点
と前記キヤパシタＣ１の他端とに接続する第６の
スイツチ、Ｓ１５は前記抵抗Ｒ１とＲ２の接続点
と前記キヤパシタＣ１の一端とに接続する第５の
スイツチである。１４はスイツチＳ１１，Ｓ１４
を制御するクロツクCP１が加えられるクロツク
入力端子、１５はスイツチＳ１２，Ｓ１３を制御
するクロツクCP２が加えられるクロツク入力端
子、１６はクロツクCP３が加えられるクロツク
入力端子、１７はこのクロツクCP３をそのクロ
ツク入力とし前記反転増幅器１３からの比較出力
をそのＤ入力とするＤ形フリツプ・フロツプ（以
下Ｄ形Ｆ・Ｆと呼ぶ）、１８はこのＤ形Ｆ・Ｆの
反転出力および前記クロツクCP３を入力とし出
力をスイツチＳ１５に加えるAND回路、１９は
このＤ形Ｆ・Ｆの非反転出力および前記クロツク
CP３を入力とし出力をスイツチＳ１６に加える
AND回路である。２０は前記反転増幅器からの
出力を外部に送出する出力端子である。
なお上記のスイツチＳ１１〜Ｓ１６、Ｄ形Ｆ・
Ｆ１７およびAND回路１８，１９は上記１ビツ
トＡ／Ｄ変換回路の接続状態をスイツチで切換え
るスイツチ手段を構成している。
Ｆ１７およびAND回路１８，１９は上記１ビツ
トＡ／Ｄ変換回路の接続状態をスイツチで切換え
るスイツチ手段を構成している。
次に本回路の動作を説明する。回路全体は第４
図に示す３相のクロツクCP１〜CP３によつて駆
動される。
図に示す３相のクロツクCP１〜CP３によつて駆
動される。
クロツクCP１がＨとなる第１の区間Ｔ１では
スイツチＳ１１およびＳ１４が閉となりその他の
スイツチは開となる。スイツチＳ１４が閉じてい
ると反転増幅器１３の入出力端子は一定値VOFF
（演算増幅器のオフセツト電圧やインバータのし
きい値電圧など）となり、したがつてキヤパシタ
Ｃ２は端子間電圧VIN1−VOFFで充電される。
スイツチＳ１１およびＳ１４が閉となりその他の
スイツチは開となる。スイツチＳ１４が閉じてい
ると反転増幅器１３の入出力端子は一定値VOFF
（演算増幅器のオフセツト電圧やインバータのし
きい値電圧など）となり、したがつてキヤパシタ
Ｃ２は端子間電圧VIN1−VOFFで充電される。
クロツクCP２がＨとなる第２の区間Ｔ２では
スイツチＳ１２とＳ１３のみが閉となる。このと
きＣ１は基準電圧VR／２に充電され、反転増幅
器１３の入力電圧Vxは Vx＝VR／２−VIN1＋VOFF となる。スイツチＳ１４は開いているので、反転
増幅器１３は比較器として働き、前記入力電圧
VxがVOFFより高いと、すなわち VR／２＞VIN1 ならば反転増幅器１３の比較出力はＬ、逆の場合
にはＨとなつて、１ビツトのＡ／Ｄ変換出力が得
られる。
スイツチＳ１２とＳ１３のみが閉となる。このと
きＣ１は基準電圧VR／２に充電され、反転増幅
器１３の入力電圧Vxは Vx＝VR／２−VIN1＋VOFF となる。スイツチＳ１４は開いているので、反転
増幅器１３は比較器として働き、前記入力電圧
VxがVOFFより高いと、すなわち VR／２＞VIN1 ならば反転増幅器１３の比較出力はＬ、逆の場合
にはＨとなつて、１ビツトのＡ／Ｄ変換出力が得
られる。
クロツクCP３がＨとなる第３の区間Ｔ３では
スイツチＳ１５またはＳ１６のどちらか一方だけ
が閉となる。区間Ｔ２における演算増幅器１３か
らの比較出力はクロツクCP３の立上がりのタイ
ミングでＤ形Ｆ・Ｆ１７の出力側に転送され、前
記比較出力がＬのときＳ１５が閉じ前記比較出力
がＨのときＳ１６が閉じて、どちらの場合もVx
＝VOFFとなつて平衝する。すなわち、比較出力が
Ｌのときは、 Vx＝VO1／２−（VIN1−VOFF）＝VOFF より、反転増幅器１３の出力VO1は、 VO1＝2VIN1 となる。一方比較出力がＨのときは、同様に Vx＝VO1／２＋VR／２−（VIN1−VOFF）＝VOFF より VO1＝2VIN1−VR となり剰余出力が得られる。
スイツチＳ１５またはＳ１６のどちらか一方だけ
が閉となる。区間Ｔ２における演算増幅器１３か
らの比較出力はクロツクCP３の立上がりのタイ
ミングでＤ形Ｆ・Ｆ１７の出力側に転送され、前
記比較出力がＬのときＳ１５が閉じ前記比較出力
がＨのときＳ１６が閉じて、どちらの場合もVx
＝VOFFとなつて平衝する。すなわち、比較出力が
Ｌのときは、 Vx＝VO1／２−（VIN1−VOFF）＝VOFF より、反転増幅器１３の出力VO1は、 VO1＝2VIN1 となる。一方比較出力がＨのときは、同様に Vx＝VO1／２＋VR／２−（VIN1−VOFF）＝VOFF より VO1＝2VIN1−VR となり剰余出力が得られる。
上記に示した関係から明らかなように、このよ
うな構成とすることにより、Ａ／Ｄ変換出力およ
び剰余出力に対するオフセツトの影響を原理的に
無くすことができる。またキヤパシタを用いた方
式なので平衡状態では電流が流れないため、スイ
ツチのオン抵抗による誤差も生じない。またＳ／
Ｈ回路、比較回路、算術演算回路などを１つの反
転増幅器で実現しているため構成が簡単である。
更に回路の主要部分はアナログ・スイツチ、イン
バータ、小容量のキヤパシタ、同一抵抗値の抵抗
ペアだけで、特に高性能な素子を必要としないの
でIC化に向いている。
うな構成とすることにより、Ａ／Ｄ変換出力およ
び剰余出力に対するオフセツトの影響を原理的に
無くすことができる。またキヤパシタを用いた方
式なので平衡状態では電流が流れないため、スイ
ツチのオン抵抗による誤差も生じない。またＳ／
Ｈ回路、比較回路、算術演算回路などを１つの反
転増幅器で実現しているため構成が簡単である。
更に回路の主要部分はアナログ・スイツチ、イン
バータ、小容量のキヤパシタ、同一抵抗値の抵抗
ペアだけで、特に高性能な素子を必要としないの
でIC化に向いている。
なお第３図の回路において、入力信号によつて
キヤパシタＣ２を充電する際に信号源インピーダ
ンスが高いと充電時間が長くなる。この点を改善
するためには、第３図のＰ点にバツフアＢ（図は
省略）を挿入してその出力をキヤパシタＣ２に加
えるようにすればよい。この場合にバツフアＢの
オフセツトは反転増幅器１３のオフセツトと同様
に考えることができ、オフセツト・キヤンセルの
利点はそのまま残すことができる。
キヤパシタＣ２を充電する際に信号源インピーダ
ンスが高いと充電時間が長くなる。この点を改善
するためには、第３図のＰ点にバツフアＢ（図は
省略）を挿入してその出力をキヤパシタＣ２に加
えるようにすればよい。この場合にバツフアＢの
オフセツトは反転増幅器１３のオフセツトと同様
に考えることができ、オフセツト・キヤンセルの
利点はそのまま残すことができる。
第５図は本発明の一実施例を示す電気回路図
で、実質的に２組の基本回路（第３図）を組合わ
せて複数ビツトのデータ出力を得るようにしたも
のである。AD１１およびAD１２は第３図の
Ａ／Ｄ変換器のAD１の部分と同一の構成で、ス
イツチＳ１１〜Ｓ１６はＳ１１１〜Ｓ１１６およ
びＳ２１１〜Ｓ２１６と対応し、キヤパシタＣ
１，Ｃ２はＣ１１，Ｃ１２およびＣ２１，Ｃ２２
と対応し、反転増幅器１３は１１３および２１３
にそれぞれ対応している。Ｓ１００は前記AD１
１のキヤパシタＣ１２の一端に接続し、入力信号
VIN2をサンプリングするための入力スイツチ、Ｓ
１０，Ｓ２０はそれぞれその一端が反転増幅器１
１３，２１３の出力端子に接続し、他端が帰還用
抵抗Ｒ１１に接続する、剰余出力を選択するため
の第７のスイツチ、２１は外部からスタート・パ
ルスST、４相のクロツクCP１〜CP４、比較出
力を入力して各スイツチへの制御信号を発生し、
複数ビツトの（Ａ／Ｄ変換）データ出力を発生す
る制御回路である。
で、実質的に２組の基本回路（第３図）を組合わ
せて複数ビツトのデータ出力を得るようにしたも
のである。AD１１およびAD１２は第３図の
Ａ／Ｄ変換器のAD１の部分と同一の構成で、ス
イツチＳ１１〜Ｓ１６はＳ１１１〜Ｓ１１６およ
びＳ２１１〜Ｓ２１６と対応し、キヤパシタＣ
１，Ｃ２はＣ１１，Ｃ１２およびＣ２１，Ｃ２２
と対応し、反転増幅器１３は１１３および２１３
にそれぞれ対応している。Ｓ１００は前記AD１
１のキヤパシタＣ１２の一端に接続し、入力信号
VIN2をサンプリングするための入力スイツチ、Ｓ
１０，Ｓ２０はそれぞれその一端が反転増幅器１
１３，２１３の出力端子に接続し、他端が帰還用
抵抗Ｒ１１に接続する、剰余出力を選択するため
の第７のスイツチ、２１は外部からスタート・パ
ルスST、４相のクロツクCP１〜CP４、比較出
力を入力して各スイツチへの制御信号を発生し、
複数ビツトの（Ａ／Ｄ変換）データ出力を発生す
る制御回路である。
上記のような構成のＡ／Ｄ変換器の動作を第６
図のタイム・チヤートを用いて以下に説明する。
回路全体は４相のクロツクCP１〜CP４およびス
タート信号STにより動作する。まずSTによりス
イツチＳ１００，Ｓ１１４のみが閉になりキヤパ
シタＣ１２はVIN2−VOFF1（VOFF1は反転増幅器１
１３のオフセツトまたはしきい値）の電位迄充電
される。次にクロツクCP２でスイツチＳ１１３，
Ｓ１１２のみが閉となり、キヤパシタＣ１１が
VR／２まで充電され、反転増幅器１１３はVR／
２とVIN2を比転する。クロツクCP３ではクロツ
クCP２における反転増幅器１１３の比較結果
（MSB（Most Significant Bit）データ）により、
Ｓ１１５またはＳ１１６とＳ１０が閉となり、抵
抗Ｒ１１の上端に剰余出力が得られる。このとき
同時にスイツチＳ２１１，Ｓ２１４も閉となり、
キヤパシタＣ２１にこの剰余出力がホールドされ
る。次のクロツクCP４では、キヤパシタＣ２２
に電位VR／２の充電を行ない、同時に前記の剰
余出力とVR／２とが比較され、MSBの次のビツ
トのデータを得る。クロツクCP１ではこの比較
結果により、抵抗Ｒ１１の上端に２番目の剰余出
力を得、これをキヤパシタＣ１２にホールドす
る。このように、AD１１，AD１２の回路を交
互に切換えながら、次々と剰余出力を得、これを
共通の基準電圧VR／２と比較することにより、
順次変換データを得ることができ、複数ビツトの
データ出力として制御回路から出力される。
図のタイム・チヤートを用いて以下に説明する。
回路全体は４相のクロツクCP１〜CP４およびス
タート信号STにより動作する。まずSTによりス
イツチＳ１００，Ｓ１１４のみが閉になりキヤパ
シタＣ１２はVIN2−VOFF1（VOFF1は反転増幅器１
１３のオフセツトまたはしきい値）の電位迄充電
される。次にクロツクCP２でスイツチＳ１１３，
Ｓ１１２のみが閉となり、キヤパシタＣ１１が
VR／２まで充電され、反転増幅器１１３はVR／
２とVIN2を比転する。クロツクCP３ではクロツ
クCP２における反転増幅器１１３の比較結果
（MSB（Most Significant Bit）データ）により、
Ｓ１１５またはＳ１１６とＳ１０が閉となり、抵
抗Ｒ１１の上端に剰余出力が得られる。このとき
同時にスイツチＳ２１１，Ｓ２１４も閉となり、
キヤパシタＣ２１にこの剰余出力がホールドされ
る。次のクロツクCP４では、キヤパシタＣ２２
に電位VR／２の充電を行ない、同時に前記の剰
余出力とVR／２とが比較され、MSBの次のビツ
トのデータを得る。クロツクCP１ではこの比較
結果により、抵抗Ｒ１１の上端に２番目の剰余出
力を得、これをキヤパシタＣ１２にホールドす
る。このように、AD１１，AD１２の回路を交
互に切換えながら、次々と剰余出力を得、これを
共通の基準電圧VR／２と比較することにより、
順次変換データを得ることができ、複数ビツトの
データ出力として制御回路から出力される。
上記に示す実施例のように構成することにより
Ａ／Ｄ変換出力のビツト数の拡張は手順の繰り返
しを増すだけで実現できるので構成が簡単になる
反転増幅器１１３，２１３は原理的に自動零調が
行われたことになりオフセツトの影響がない。ま
た前述したようにスイツチのオン抵抗の影響もな
い。回路はアナログ・スイツチ、論理回路のイン
バータなどIC化が容易なコンポーネントからな
り、特にCMOSで構成しやすい。基準となる抵
抗Ｒ１１，Ｒ１２は値が揃つていればよく、絶対
値の精度は問われない。また帰還抵抗Ｒ１１，Ｒ
１２を共通に用いているので比較的高精度の必要
な帰還抵抗の使用数を節約できる。
Ａ／Ｄ変換出力のビツト数の拡張は手順の繰り返
しを増すだけで実現できるので構成が簡単になる
反転増幅器１１３，２１３は原理的に自動零調が
行われたことになりオフセツトの影響がない。ま
た前述したようにスイツチのオン抵抗の影響もな
い。回路はアナログ・スイツチ、論理回路のイン
バータなどIC化が容易なコンポーネントからな
り、特にCMOSで構成しやすい。基準となる抵
抗Ｒ１１，Ｒ１２は値が揃つていればよく、絶対
値の精度は問われない。また帰還抵抗Ｒ１１，Ｒ
１２を共通に用いているので比較的高精度の必要
な帰還抵抗の使用数を節約できる。
第７図は本発明の第２の実施例を示す電気回路
図で、前記第５図の実施例のＡ／Ｄ変換器を２組
用いて、サンプリング・レートを２倍にしたもの
である。回路AD１１１とAD１１２，AD２１１
とAD２１２はそれぞれ対になつて（第５図の説
明で述べたように）交互に出力する。入力信号
VIN3はAD１１１およびAD２１１に加えられ、
２組のＡ／Ｄ変換器に与える４相クロツクの位相
を図示のように互いにずらすことにより、共通の
帰還抵抗Ｒ２１の上端において交互に剰余出力を
得ることができる。スタート・パルスST１，ST
２はビツト数に対応した変換周期のなかで、等間
隔になるように発生すればよい。２組のＡ／Ｄ変
換器からの比較出力は各周期ごとに制御回路２２
から複数ビツトのデータ出力として外部へ出力さ
れる。
図で、前記第５図の実施例のＡ／Ｄ変換器を２組
用いて、サンプリング・レートを２倍にしたもの
である。回路AD１１１とAD１１２，AD２１１
とAD２１２はそれぞれ対になつて（第５図の説
明で述べたように）交互に出力する。入力信号
VIN3はAD１１１およびAD２１１に加えられ、
２組のＡ／Ｄ変換器に与える４相クロツクの位相
を図示のように互いにずらすことにより、共通の
帰還抵抗Ｒ２１の上端において交互に剰余出力を
得ることができる。スタート・パルスST１，ST
２はビツト数に対応した変換周期のなかで、等間
隔になるように発生すればよい。２組のＡ／Ｄ変
換器からの比較出力は各周期ごとに制御回路２２
から複数ビツトのデータ出力として外部へ出力さ
れる。
このような構成とすることにより、前記第１の
実施例における特徴に更に加えて、サンプリン
グ・レートが２倍になるという利点を有し、変化
の速い入力信号に対する応答特性がよくなる。ま
た帰還抵抗Ｒ２１，Ｒ２２を共通に用いているの
で、変換特性を揃えることができ、更に比較的高
精度の必要な帰還抵抗の使用数を節約できる。
実施例における特徴に更に加えて、サンプリン
グ・レートが２倍になるという利点を有し、変化
の速い入力信号に対する応答特性がよくなる。ま
た帰還抵抗Ｒ２１，Ｒ２２を共通に用いているの
で、変換特性を揃えることができ、更に比較的高
精度の必要な帰還抵抗の使用数を節約できる。
以上述べたように本発明によれば、使用する高
精度部品が少なく、IC化が容易な高精度のＡ／
Ｄ変換器を簡単な構成で実現できる。
精度部品が少なく、IC化が容易な高精度のＡ／
Ｄ変換器を簡単な構成で実現できる。
第１図は従来の１ビツトの縦続形Ａ／Ｄ変換
器、第２図は第１図における剰余出力と入力との
関係を示すチヤート、第３図は本発明の実施例を
構成する基本回路を示す電気回路図、第４図は第
３図に示す回路の動作を説明するためのタイム・
チヤート、第５図は本発明の一実施例を示す電気
回路図、第６図は第５図の回路の動作を説明する
ためのタイム・チヤート、第７図は本発明の第２
の実施例を示す電気回路図である。 VIN1，VIN2，VIN3…入力信号、Ｃ１，Ｃ１１，
Ｃ２１…第１のキヤパシタ、Ｃ２，Ｃ１２，Ｃ２
２…第２のキヤパシタ、１３，１１３，２１３…
反転増幅器、VR／２…基準電圧、CP１，CP２，
CP３，CP４…クロツク、Ｒ２１，Ｒ２２…帰還
抵抗、Ｓ１１〜Ｓ１６，Ｓ１００，Ｓ１１１〜Ｓ
１１６，Ｓ２１１〜Ｓ２１６，Ｓ１０，Ｓ２０，
Ｓ１１０，Ｓ１２０，Ｓ２１０，Ｓ２２０…スイ
ツチ。
器、第２図は第１図における剰余出力と入力との
関係を示すチヤート、第３図は本発明の実施例を
構成する基本回路を示す電気回路図、第４図は第
３図に示す回路の動作を説明するためのタイム・
チヤート、第５図は本発明の一実施例を示す電気
回路図、第６図は第５図の回路の動作を説明する
ためのタイム・チヤート、第７図は本発明の第２
の実施例を示す電気回路図である。 VIN1，VIN2，VIN3…入力信号、Ｃ１，Ｃ１１，
Ｃ２１…第１のキヤパシタ、Ｃ２，Ｃ１２，Ｃ２
２…第２のキヤパシタ、１３，１１３，２１３…
反転増幅器、VR／２…基準電圧、CP１，CP２，
CP３，CP４…クロツク、Ｒ２１，Ｒ２２…帰還
抵抗、Ｓ１１〜Ｓ１６，Ｓ１００，Ｓ１１１〜Ｓ
１１６，Ｓ２１１〜Ｓ２１６，Ｓ１０，Ｓ２０，
Ｓ１１０，Ｓ１２０，Ｓ２１０，Ｓ２２０…スイ
ツチ。
Claims (1)
- 【特許請求の範囲】 １ 共通の帰還抵抗を介して接続する２組の下記
(イ)の１ビツトＡ／Ｄ変換回路と、入力電圧がその
一端に印加され一方の前記Ａ／Ｄ変換回路の第１
のキヤパシタの一端にその他端が接続する入力ス
イツチとを具備し、前記２組のＡ／Ｄ変換回路の
一方が入力スイツチおよび第４のスイツチをオン
として入力電圧を第２のキヤパシタに充電した
後、共通の帰還抵抗を介して前記２組のＡ／Ｄ変
換回路の一方の剰余出力電圧が他方の第１のスイ
ツチの一端への印加電圧となるように第１および
第７のスイツチを切換えて交互に変換動作させ、
前記各Ａ／Ｄ変換回路から出力される比較出力に
基づいて複数ビツトのデータ出力を得るように構
成したことを特徴とするＡ／Ｄ変換器。 (イ) 帰還抵抗と、この帰還抵抗の一端にその一端
が接続する第１のスイツチと、この第１のスイ
ツチの他端がその一端に接続する第１のキヤパ
シタと、この第１のキヤパシタの他端とコモン
の間に接続する第２のスイツチと、前記第１の
キヤパシタの一端と基準電圧の間に接続する第
３のスイツチと、前記第１のキヤパシタの一端
に関連してその一端が接続する第２のキヤパシ
タと、この第２のキヤパシタの他端にその入力
端子が接続する反転増幅器と、この反転増幅器
の入力端子と出力端子の間に接続する第４のス
イツチと、前記帰還抵抗の分圧端子と前記第２
のキヤパシタの一端の間に接続する第５のスイ
ツチと、前記帰還抵抗の分圧端子と前記第１の
キヤパシタの他端の間に接続する第６のスイツ
チと、前記反転増幅器の出力端子と前記帰還抵
抗の一端の間に接続する第７のスイツチとを備
え、クロツク信号により３つの区間を順番に発
生し、第１の区間で第１、第４のスイツチをオ
ンとして第１のスイツチの一端への印加電圧に
対応する電圧を第２のキヤパシタに充電し、第
２の区間で第２、第３のスイツチをオンとして
基準電圧を第１のキヤパシタに充電して反転増
幅器から比較出力を発生し、第３の区間で前記
比較出力に対応して第５または第６のスイツチ
をオンとするとともに第７のスイツチをオンと
して反転増幅器から剰余出力を発生するように
構成した１ビツトのＡ／Ｄ変換回路。 ２ スイツチおよび反転増幅器をCMOSで構成
した特許請求の範囲第１項記載のＡ／Ｄ変換器。 ３ ２組の下記(イ)のＡ／Ｄ変換部を共通の帰還抵
抗を介して接続するとともに同一入力電圧および
同一基準電圧を加え、２組の前記Ａ／Ｄ変換部の
対応するスイツチ同士を位相が互いに一区間ずれ
たクロツク信号で駆動して、前記Ａ／Ｄ変換部の
２倍のサンプル・レートで出力するように構成し
たことを特徴とするＡ／Ｄ変換器。 (イ) 共通の帰還抵抗を介して接続する２組の下記
(ロ)の１ビツトＡ／Ｄ変換回路と、入力電圧がそ
の一端に印加され一方の前記Ａ／Ｄ変換回路の
第１のキヤパシタの一端にその他端が接続する
入力スイツチとを具備し、前記２組のＡ／Ｄ変
換回路の一方が入力スイツチおよび第４のスイ
ツチをオンとして入力電圧を第２のキヤパシタ
に充電した後、共通の帰還抵抗を介して前記２
組のＡ／Ｄ変換回路の一方の剰余出力電圧が他
方の第１のスイツチの一端への印加電圧となる
ように第１および第７のスイツチを切換えて交
互に変換動作させ、前記各Ａ／Ｄ変換回路から
出力される比較出力に基づいて複数ビツトのデ
ータ出力を得るように構成したＡ／Ｄ変換部。 (ロ) 帰還抵抗と、この帰還抵抗の一端にその一端
が接続する第１のスイツチと、この第１のスイ
ツチの他端がその一端に接続する第１のキヤパ
シタと、この第１のキヤパシタの他端とコモン
の間に接続する第２のスイツチと、前記第１の
キヤパシタの一端と基準電圧の間に接続する第
３のスイツチと、前記第１のキヤパシタの一端
に関連してその一端が接続する第２のキヤパシ
タと、この第２のキヤパシタの他端にその入力
端子が接続する反転増幅器と、この反転増幅器
の入力端子と出力端子の間に接続する第４のス
イツチと、前記帰還抵抗の分圧端子と前記第２
のキヤパシタの一端の間に接続する第５のスイ
ツチと、前記帰還抵抗の分圧端子と前記第１の
キヤパシタの他端の間に接続する第６のスイツ
チと、前記反転増幅器の出力端子と前記帰還抵
抗の一端の間に接続する第７のスイツチとを備
え、クロツク信号により３つの区間を順番に発
生し、第１の区間で第１、第４のスイツチをオ
ンとして第１のスイツチの一端への印加電圧に
対応する電圧を第２のキヤパシタに充電し、第
２の区間で第２、第３のスイツチをオンとして
基準電圧を第１のキヤパシタに充電して反転増
幅器から比較出力を発生し、第３の区間で前記
比較出力に対応して第５または第６のスイツチ
をオンとするとともに第７のスイツチをオンと
して反転増幅器から剰余出力を発生するように
構成した１ビツトのＡ／Ｄ変換回路。 ４ スイツチおよび反転増幅器をCMOSで構成
した特許請求の範囲第３項記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201483A JPS59138119A (ja) | 1983-01-27 | 1983-01-27 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201483A JPS59138119A (ja) | 1983-01-27 | 1983-01-27 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59138119A JPS59138119A (ja) | 1984-08-08 |
| JPH0149058B2 true JPH0149058B2 (ja) | 1989-10-23 |
Family
ID=11793734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201483A Granted JPS59138119A (ja) | 1983-01-27 | 1983-01-27 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59138119A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4191900A (en) * | 1978-01-27 | 1980-03-04 | National Semiconductor Corporation | Precision plural input voltage amplifier and comparator |
-
1983
- 1983-01-27 JP JP1201483A patent/JPS59138119A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59138119A (ja) | 1984-08-08 |
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