JPH0150937B2 - - Google Patents
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- Publication number
- JPH0150937B2 JPH0150937B2 JP6730385A JP6730385A JPH0150937B2 JP H0150937 B2 JPH0150937 B2 JP H0150937B2 JP 6730385 A JP6730385 A JP 6730385A JP 6730385 A JP6730385 A JP 6730385A JP H0150937 B2 JPH0150937 B2 JP H0150937B2
- Authority
- JP
- Japan
- Prior art keywords
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- register
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- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 6
- 101710163391 ADP-ribosyl cyclase/cyclic ADP-ribose hydrolase Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アタツチメントに対するアドレス割
付けがプログラマブルなアタツチメント増設方式
に関するものである。
付けがプログラマブルなアタツチメント増設方式
に関するものである。
中央処理装置と各アタツチメント間のデータ・
バスの各ビツト線をシリアル・データ転送ライン
として用いることにより、各アタツチメントの種
類等の認識及びアドレス割付け情報等のプログラ
マブルな設定等を行い得るようにしたアタツチメ
ント増設方式である。
バスの各ビツト線をシリアル・データ転送ライン
として用いることにより、各アタツチメントの種
類等の認識及びアドレス割付け情報等のプログラ
マブルな設定等を行い得るようにしたアタツチメ
ント増設方式である。
従来のアタツチメント増設時のアドレス割付け
は、スロツト位置とアドレス空間を予め対応づけ
しておく方式と、アタツチメントの種類毎にアド
レス空間の割付けを対応づける方式とがあるが、
前者はアタツチメントのアドレス割付けがそのス
ロツト位置により一義的に決定されてしまうとい
う欠点があり、後者は同一のアタツチメントを２
枚以上実装する場合に、それらを区別する手段が
必要であるという欠点がある。
は、スロツト位置とアドレス空間を予め対応づけ
しておく方式と、アタツチメントの種類毎にアド
レス空間の割付けを対応づける方式とがあるが、
前者はアタツチメントのアドレス割付けがそのス
ロツト位置により一義的に決定されてしまうとい
う欠点があり、後者は同一のアタツチメントを２
枚以上実装する場合に、それらを区別する手段が
必要であるという欠点がある。
本発明は、上記の考案に基づくものであつて、
アドレス割付け前のアタツチメントと中央処理装
置との間で情報転送を行い、増設アタツチメント
に対するアドレス割付けをプログラマブルに行い
得るアタツチメント増設方式を提供することを目
的としている。
アドレス割付け前のアタツチメントと中央処理装
置との間で情報転送を行い、増設アタツチメント
に対するアドレス割付けをプログラマブルに行い
得るアタツチメント増設方式を提供することを目
的としている。
そしてそのため本発明のアタツチメント増設方
式は、増設スロツトを備えた計算機システムにお
いて、アタツチメント基板内にシフトレジスタを
設け、そのシリアルIN／OUTをスロツト番号に
対応するデータ・バスのビツト線に接続する手段
と、各アタツチメント共通のアドレス空間の領域
をデコードする手段を設け、アドレスでこの領域
を指定してリード／ライト指示を発行することに
より、中央処理装置と全アタツチメント基板との
間でデータ転送を行い得るようにし、これにより
アタツチメント基板の有無、アタツチメント基板
の種類等の認識、及びアタツチメント基板に対す
るアドレス空間の割付けの設定データの転送を行
い得るようにしたことを特徴としている。
式は、増設スロツトを備えた計算機システムにお
いて、アタツチメント基板内にシフトレジスタを
設け、そのシリアルIN／OUTをスロツト番号に
対応するデータ・バスのビツト線に接続する手段
と、各アタツチメント共通のアドレス空間の領域
をデコードする手段を設け、アドレスでこの領域
を指定してリード／ライト指示を発行することに
より、中央処理装置と全アタツチメント基板との
間でデータ転送を行い得るようにし、これにより
アタツチメント基板の有無、アタツチメント基板
の種類等の認識、及びアタツチメント基板に対す
るアドレス空間の割付けの設定データの転送を行
い得るようにしたことを特徴としている。
第１図は本発明が適用される計算機システムの
１例を示す図である。第１図において、１は中央
処理装置、２はアタツチメント基板、３はプリン
タ、４はモデム、Siはスロツトをそれぞれ示して
いる。アタツチメントは入出力制御装置に相当す
るものと考えてよい。アタツチメントには各種の
もの、例えばプリンタ・アタツチメント、回線ア
タツチメント等が存在する。アタツチメント基板
とバスはコネクタで取外し自在に接続される。ア
タツチメント基板のコネクタを受ける受け側コネ
クタはスロツトSi（ｉ＝１，２，…）に設置され
ている。
１例を示す図である。第１図において、１は中央
処理装置、２はアタツチメント基板、３はプリン
タ、４はモデム、Siはスロツトをそれぞれ示して
いる。アタツチメントは入出力制御装置に相当す
るものと考えてよい。アタツチメントには各種の
もの、例えばプリンタ・アタツチメント、回線ア
タツチメント等が存在する。アタツチメント基板
とバスはコネクタで取外し自在に接続される。ア
タツチメント基板のコネクタを受ける受け側コネ
クタはスロツトSi（ｉ＝１，２，…）に設置され
ている。
第３図は本発明の１実施例構成を示す図であ
る。第３図において、５は識別子レジスタ、６は
パラレルIN／OUT及びシリアルIN／OUTを持
つシフトレジスタ、７は３ステート・ゲート、８
はアタツチメント・アドレス・レジスタ、９は比
較器、１０はデコーダ、１１はデータ・レジスタ
をそれぞれ示している。
る。第３図において、５は識別子レジスタ、６は
パラレルIN／OUT及びシリアルIN／OUTを持
つシフトレジスタ、７は３ステート・ゲート、８
はアタツチメント・アドレス・レジスタ、９は比
較器、１０はデコーダ、１１はデータ・レジスタ
をそれぞれ示している。
識別子レジスタ５には、そのアタツチメントの
属性を示す情報が格納されている。属性とは、プ
リンタ用とか、回線用とかを意味している。識別
子レジスタ５の内容はデコーダ１０の制御により
シフトレジスタ６にセツトされる。シフトレジス
タ６の内容はシフト信号が入力される度に１ビツ
トずつ右にシフトされる。また、シフトレジスタ
６の内容はデコーダ１０の制御によりアタツチメ
ント・アドレス・レジスタ８にセツトされる。ス
ロツトS0のコネクタに接続されたアタツチメント
基板２のシフトレジスタ６のシリアルOUT端子
は３ステート・ゲート７を介してデータ・バスの
ビツト線DB０（第０番のビツト線）に接続さ
れ、シリアルIN端子はビツト線DB０に直接接続
されている。同様に、スロツトSnのコネクタに
接続されたアタツチメント基板２のシフトレジス
タ６のシリアルOUT端子は３ステート・ゲート
７を介してデータ・バスのビツト線DBn（第ｎ番
のビツト線）に接続され、シリアルIN端子はビ
ツト線DBnに直接接続されている。３ステー
ト・ゲート７の制御端子にはデコーダ１０からの
制御信号が印加される。アタツチメント・アドレ
ス・レジスタ８の内容は比較器９に入力される。
比較器９は、アタツチメント・アドレス・レジス
タ８の内容とアドレス・バス上のアドレス情報と
を比較し、両者が一致する時にはオンのチツプ・
セレクト信号CSを出力する。このチツプ・セレ
クト信号CSは、コントロール・レジスタやステ
イタス・レジスタ（図示せず）に入力される。デ
コーダ１０は、アドレス・バス上のアドレス情報
及びリード／ライト信号Ｒ／Ｗに基づいて各種の
制御を行う。例えば、アドレス・バス上のアドレ
ス情報がADRC（第２図参照）であり、且つリー
ド／ライト信号がリードを示している時には、３
ステート・ゲート７を開き、シフトレジスタ６の
シフトIN端子から１ビツトのデータが出力され
るとシフトレジスタ６の内容を１ビツト右にシフ
トする。また、アドレス・バス上のアドレス情報
がADRCであり、且つリード／ライト信号がラ
イトを示している時には、データ・バスのビツト
線DBiの１ビツトのデータをシフトレジスタ６の
シフトIN端子からシフトレジスタ６に入力する。
アドレス・バス上のアドレス情報がADRCであ
り、且つリード指示が第１番目のものである時に
は、デコーダ１０の制御により識別子レジスタ５
の内容がシフトレジスタ６にセツトされ、またア
ドレス・バス上のアドレス情報がADRCであり、
且つライト指示が第８番目のものである時には、
シフトレジスタ６の内容はアタツチメント・アド
レス・レジスタ８にセツトされる。なお、レジス
タ５，６，８のデータ長は８ビツトとしている。
中央処理装置１がアドレスADRCを指定して８
回リード指示を発行すると、全てのアタツチメン
ト基板２の識別子レジスタ８の内容を読み取るこ
とができる。アタツチメント基板２が接続されて
いないスロツトからのビツト列は例えば
「11111111」となる。中央処理装置１が各アタツ
チメント・アドレス・レジスタのビツト０に書き
込むべきビツト列をデータ・レジスタ１１に用意
し、アドレスとしてADRCを指定してライト指
示を発行すると、データ・レジスタ１１のビツ
ト・データは対応するシフトレジスタ６に書き込
まれる。次に中央処理装置１は、各アタツチメン
ト・アドレス・レジスタのビツト１に書き込むべ
きビツト列をデータ・レジスタ１１に用意し、ア
ドレスとしてADRCを指定してライト指示を発
行する。そうすると、データ・レジスタ１１のビ
ツト・データは対応するシフトレジスタ６に書き
込まれる。同様な動作を計８回行うことによつ
て、各アドレス基板２のアタツチメント・アドレ
ス・レジスタ８にアドレスをセツトすることが出
来る。なお、データ・レジスタは中央処理装置１
側に存在する。
属性を示す情報が格納されている。属性とは、プ
リンタ用とか、回線用とかを意味している。識別
子レジスタ５の内容はデコーダ１０の制御により
シフトレジスタ６にセツトされる。シフトレジス
タ６の内容はシフト信号が入力される度に１ビツ
トずつ右にシフトされる。また、シフトレジスタ
６の内容はデコーダ１０の制御によりアタツチメ
ント・アドレス・レジスタ８にセツトされる。ス
ロツトS0のコネクタに接続されたアタツチメント
基板２のシフトレジスタ６のシリアルOUT端子
は３ステート・ゲート７を介してデータ・バスの
ビツト線DB０（第０番のビツト線）に接続さ
れ、シリアルIN端子はビツト線DB０に直接接続
されている。同様に、スロツトSnのコネクタに
接続されたアタツチメント基板２のシフトレジス
タ６のシリアルOUT端子は３ステート・ゲート
７を介してデータ・バスのビツト線DBn（第ｎ番
のビツト線）に接続され、シリアルIN端子はビ
ツト線DBnに直接接続されている。３ステー
ト・ゲート７の制御端子にはデコーダ１０からの
制御信号が印加される。アタツチメント・アドレ
ス・レジスタ８の内容は比較器９に入力される。
比較器９は、アタツチメント・アドレス・レジス
タ８の内容とアドレス・バス上のアドレス情報と
を比較し、両者が一致する時にはオンのチツプ・
セレクト信号CSを出力する。このチツプ・セレ
クト信号CSは、コントロール・レジスタやステ
イタス・レジスタ（図示せず）に入力される。デ
コーダ１０は、アドレス・バス上のアドレス情報
及びリード／ライト信号Ｒ／Ｗに基づいて各種の
制御を行う。例えば、アドレス・バス上のアドレ
ス情報がADRC（第２図参照）であり、且つリー
ド／ライト信号がリードを示している時には、３
ステート・ゲート７を開き、シフトレジスタ６の
シフトIN端子から１ビツトのデータが出力され
るとシフトレジスタ６の内容を１ビツト右にシフ
トする。また、アドレス・バス上のアドレス情報
がADRCであり、且つリード／ライト信号がラ
イトを示している時には、データ・バスのビツト
線DBiの１ビツトのデータをシフトレジスタ６の
シフトIN端子からシフトレジスタ６に入力する。
アドレス・バス上のアドレス情報がADRCであ
り、且つリード指示が第１番目のものである時に
は、デコーダ１０の制御により識別子レジスタ５
の内容がシフトレジスタ６にセツトされ、またア
ドレス・バス上のアドレス情報がADRCであり、
且つライト指示が第８番目のものである時には、
シフトレジスタ６の内容はアタツチメント・アド
レス・レジスタ８にセツトされる。なお、レジス
タ５，６，８のデータ長は８ビツトとしている。
中央処理装置１がアドレスADRCを指定して８
回リード指示を発行すると、全てのアタツチメン
ト基板２の識別子レジスタ８の内容を読み取るこ
とができる。アタツチメント基板２が接続されて
いないスロツトからのビツト列は例えば
「11111111」となる。中央処理装置１が各アタツ
チメント・アドレス・レジスタのビツト０に書き
込むべきビツト列をデータ・レジスタ１１に用意
し、アドレスとしてADRCを指定してライト指
示を発行すると、データ・レジスタ１１のビツ
ト・データは対応するシフトレジスタ６に書き込
まれる。次に中央処理装置１は、各アタツチメン
ト・アドレス・レジスタのビツト１に書き込むべ
きビツト列をデータ・レジスタ１１に用意し、ア
ドレスとしてADRCを指定してライト指示を発
行する。そうすると、データ・レジスタ１１のビ
ツト・データは対応するシフトレジスタ６に書き
込まれる。同様な動作を計８回行うことによつ
て、各アドレス基板２のアタツチメント・アドレ
ス・レジスタ８にアドレスをセツトすることが出
来る。なお、データ・レジスタは中央処理装置１
側に存在する。
第２図はアドレス割付けの例を示す図である。
この例ではプリント・アタツチメント基板２に対
してはアドレスADRAが割当てられ、回線アタ
ツチメント基板２に対してはアドレスADRBが
割当てられる。なお、アドレスADRCは各アタ
ツチメント基板２のデコーダ１０に対して共通に
割当てられたアドレスである。
この例ではプリント・アタツチメント基板２に対
してはアドレスADRAが割当てられ、回線アタ
ツチメント基板２に対してはアドレスADRBが
割当てられる。なお、アドレスADRCは各アタ
ツチメント基板２のデコーダ１０に対して共通に
割当てられたアドレスである。
以上の説明から明らかなように、本発明によれ
ば、アタツチメントのアドレス空間の割付けを行
う前に、アタツチメントの有無、種類の認識が可
能となり、その後にアドレス空間割付けを設定す
ることが出来る。これにより、アタツチメント増
設時に任意のスロツトに任意のアタツチメント基
板を取り付けることが可能となり、アドレスの割
付けもプログラマブルになる。
ば、アタツチメントのアドレス空間の割付けを行
う前に、アタツチメントの有無、種類の認識が可
能となり、その後にアドレス空間割付けを設定す
ることが出来る。これにより、アタツチメント増
設時に任意のスロツトに任意のアタツチメント基
板を取り付けることが可能となり、アドレスの割
付けもプログラマブルになる。
第１図は本発明が適用される計算機システムの
１例を示す図、第２図はアドレス空間を示す図、
第３図は本発明の１実施例構成を示す図である。 １…中央処理装置、２…アタツチメント基板、
３…プリンタ、４…モデム、Si…スロツト、５…
識別子レジスタ、６…シフトレジスタ、７…３ス
テート・ゲート、８…アタツチメント・アドレ
ス・レジスタ、９…比較器、１０…デコーダ、１
１…データ・レジスタ。
１例を示す図、第２図はアドレス空間を示す図、
第３図は本発明の１実施例構成を示す図である。 １…中央処理装置、２…アタツチメント基板、
３…プリンタ、４…モデム、Si…スロツト、５…
識別子レジスタ、６…シフトレジスタ、７…３ス
テート・ゲート、８…アタツチメント・アドレ
ス・レジスタ、９…比較器、１０…デコーダ、１
１…データ・レジスタ。
Claims (1)
- １ 増設スロツトを備えた計算機システムにおい
て、アタツチメント基板内にシフトレジスタを設
け、そのシリアルIN／OUTをスロツト番号に対
応するデータ・バスのビツト線に接続する手段
と、各アタツチメント共通のアドレス空間の領域
をデコードする手段を設け、アドレスでこの領域
を指定してリード／ライト指示を発行することに
より、中央処理装置と全アタツチメント基板との
間でデータ転送を行い得るようにし、これにより
アタツチメント基板の有無、アタツチメント基板
の種類等の認識、及びアタツチメント基板に対す
るアドレス空間の割付けの設定データの転送を行
い得るようにしたことを特徴とするアタツチメン
ト増設方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6730385A JPS61226863A (ja) | 1985-03-30 | 1985-03-30 | アタツチメント増設方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6730385A JPS61226863A (ja) | 1985-03-30 | 1985-03-30 | アタツチメント増設方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61226863A JPS61226863A (ja) | 1986-10-08 |
| JPH0150937B2 true JPH0150937B2 (ja) | 1989-11-01 |
Family
ID=13341104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6730385A Granted JPS61226863A (ja) | 1985-03-30 | 1985-03-30 | アタツチメント増設方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61226863A (ja) |
-
1985
- 1985-03-30 JP JP6730385A patent/JPS61226863A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61226863A (ja) | 1986-10-08 |
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