JPH0156536B2 - - Google Patents
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- JPH0156536B2 JPH0156536B2 JP59278211A JP27821184A JPH0156536B2 JP H0156536 B2 JPH0156536 B2 JP H0156536B2 JP 59278211 A JP59278211 A JP 59278211A JP 27821184 A JP27821184 A JP 27821184A JP H0156536 B2 JPH0156536 B2 JP H0156536B2
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- Japan
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- layer
- resist film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
従来、所謂GaAsFETと称せられる半導体装置
は、ゲート電極に対して高濃度不純物領域を形成
する場合やオートミツク電極を形成する場合に
は、次のようにして製造されている。先ず、第２
図Ａに示す如く、GaAs半導体基板１の所定領域
にＮ型導動形の低濃度領域２を形成した後、低濃
度領域２上に所定パターンの高融点金属のゲート
電極を形成する。次に同図Ｂに示す如く、ステツ
プカバレツジの良好なる絶縁膜４を被着後、絶縁
膜４上に所定パターンのレジスト膜５を形成す
る。次いで、これをマスクにしてＮ型高濃度の不
純物のイオン注入を行ない、Ｎ型高濃度不純物領
域６を低濃度領域２内に形成し、これに熱処理を
施して活性化される。然る後同図Ｃの如く高濃度
領域６上に所定パターンのオーミツク電極７を形
成し、次いで、同図Ｄに示す如く、不要なオーミ
ツク電極形成部材をレジスト膜５と共にリフトオ
フし、ゲートセルフアライン構造の半導体層１０
を得る。
は、ゲート電極に対して高濃度不純物領域を形成
する場合やオートミツク電極を形成する場合に
は、次のようにして製造されている。先ず、第２
図Ａに示す如く、GaAs半導体基板１の所定領域
にＮ型導動形の低濃度領域２を形成した後、低濃
度領域２上に所定パターンの高融点金属のゲート
電極を形成する。次に同図Ｂに示す如く、ステツ
プカバレツジの良好なる絶縁膜４を被着後、絶縁
膜４上に所定パターンのレジスト膜５を形成す
る。次いで、これをマスクにしてＮ型高濃度の不
純物のイオン注入を行ない、Ｎ型高濃度不純物領
域６を低濃度領域２内に形成し、これに熱処理を
施して活性化される。然る後同図Ｃの如く高濃度
領域６上に所定パターンのオーミツク電極７を形
成し、次いで、同図Ｄに示す如く、不要なオーミ
ツク電極形成部材をレジスト膜５と共にリフトオ
フし、ゲートセルフアライン構造の半導体層１０
を得る。
このような製造方法によるものでは、高濃度不
純物領域６はゲート電極３に対して自動的に決定
されるが、オーミツク電極７を形成するには、リ
ソグラフイ技術を用いてゲート・ソース電極、ゲ
ート・ドレイン電極間隔を精度よく決めなければ
ならない。しかし、この精度には、限界があり、
合せズレを生じやすい。GaAsFETの場合特にソ
ース直列抵抗が高周波特性に大きな影響を及ぼす
ため、ゲート電極３とオートミツク電極７の設定
位置のずれは、高周波特性を悪くするために問題
となる。
純物領域６はゲート電極３に対して自動的に決定
されるが、オーミツク電極７を形成するには、リ
ソグラフイ技術を用いてゲート・ソース電極、ゲ
ート・ドレイン電極間隔を精度よく決めなければ
ならない。しかし、この精度には、限界があり、
合せズレを生じやすい。GaAsFETの場合特にソ
ース直列抵抗が高周波特性に大きな影響を及ぼす
ため、ゲート電極３とオートミツク電極７の設定
位置のずれは、高周波特性を悪くするために問題
となる。
この問題を解消するために、オートミツク電極
７をセルアライン構造にして製造する方法が開発
されている。この方法は、先ず、第３図Ａに示す
如く、半導体基板１の所定領域にＮ導電型の低濃
度領域２を形成する。次いで、この低濃度領域２
上にＡ等の低抵抗金属を用いてゲート電極３を
形成する。次いで、同図Ｂに示す如く、ゲート電
極３を含む半導体基板１の主面に熱CVD（熱
ChemicalVaporDeposition）法により酸化膜１
１を形成する。次に、同図Ｄに示す如く、酸化膜
１１にRIE（ReactiveIonEthing）法によりエツチ
ング処理を施し、ゲート電極３の側壁部にだけ、
酸化膜１１を残存させる。次いで、同図Ｄに示す
如く、側壁部となつた酸化膜１１及びゲート電極
３を含む半導体基板１の主面上にオートミツク電
極形成部材１２及びレジスト膜１３を順次積層形
成する。次いで、同図Ｅに示す如く、RIE法によ
りゲート電極３上のレジスト膜１３及びオートミ
ツク電極形成部材１２の部分を除去する。然る
後、同図Ｆに示す如く、イオンミーリング法によ
り残存したレジスト膜１３を除去して所定パター
ンのオートミツク電極１４を形成した半導体装置
２０を得る。
７をセルアライン構造にして製造する方法が開発
されている。この方法は、先ず、第３図Ａに示す
如く、半導体基板１の所定領域にＮ導電型の低濃
度領域２を形成する。次いで、この低濃度領域２
上にＡ等の低抵抗金属を用いてゲート電極３を
形成する。次いで、同図Ｂに示す如く、ゲート電
極３を含む半導体基板１の主面に熱CVD（熱
ChemicalVaporDeposition）法により酸化膜１
１を形成する。次に、同図Ｄに示す如く、酸化膜
１１にRIE（ReactiveIonEthing）法によりエツチ
ング処理を施し、ゲート電極３の側壁部にだけ、
酸化膜１１を残存させる。次いで、同図Ｄに示す
如く、側壁部となつた酸化膜１１及びゲート電極
３を含む半導体基板１の主面上にオートミツク電
極形成部材１２及びレジスト膜１３を順次積層形
成する。次いで、同図Ｅに示す如く、RIE法によ
りゲート電極３上のレジスト膜１３及びオートミ
ツク電極形成部材１２の部分を除去する。然る
後、同図Ｆに示す如く、イオンミーリング法によ
り残存したレジスト膜１３を除去して所定パター
ンのオートミツク電極１４を形成した半導体装置
２０を得る。
この方法によるものでは、ソース・ドレインの
電極であるオートミツク電極１４の形成のために
RIE法をイオンミーリング法を採用するため工程
が煩雑になる。しかも、ゲート電極３上のオーミ
ツク電極形成部材１２を除去する際のエツチング
の終点を検出するのが難しい。このため、一枚の
ウエハ内で均一にソース・ドレインの電極を分離
できない問題がある。
電極であるオートミツク電極１４の形成のために
RIE法をイオンミーリング法を採用するため工程
が煩雑になる。しかも、ゲート電極３上のオーミ
ツク電極形成部材１２を除去する際のエツチング
の終点を検出するのが難しい。このため、一枚の
ウエハ内で均一にソース・ドレインの電極を分離
できない問題がある。
本発明は、ソース・ドレインとなる高濃度不純
物領域及びこれらの電極となるオートミツク電極
を簡単な工程でセルフアライン技術にて容易に形
成し、形状精度が高く信頼性の高い素子を得るこ
とができる半導体装置の製造方法を提供するもの
である。
物領域及びこれらの電極となるオートミツク電極
を簡単な工程でセルフアライン技術にて容易に形
成し、形状精度が高く信頼性の高い素子を得るこ
とができる半導体装置の製造方法を提供するもの
である。
本発明は、ゲート電極の上部と側面の絶縁物層
を高濃度不純物の注入のためのマスクとして用い
ると共に、ゲート電極の肩部にステツプカバレツ
ジの悪い絶縁物層を形成してオーバーハング構造
を利用することによりオーミツク電極の分離を完
全に行い、ソース・ドレインとなる高濃度不純物
領域及びこれらの電極となるオーミツク電極を簡
単な工程でセルフアライン技術にて容易に形成
し、形状精度が高く信頼性の高い素子を得ること
ができる半導体装置の製造方法である。
を高濃度不純物の注入のためのマスクとして用い
ると共に、ゲート電極の肩部にステツプカバレツ
ジの悪い絶縁物層を形成してオーバーハング構造
を利用することによりオーミツク電極の分離を完
全に行い、ソース・ドレインとなる高濃度不純物
領域及びこれらの電極となるオーミツク電極を簡
単な工程でセルフアライン技術にて容易に形成
し、形状精度が高く信頼性の高い素子を得ること
ができる半導体装置の製造方法である。
以下、本発明の実施例について第１図Ａ乃至同
図Ｇを参照して説明する。
図Ｇを参照して説明する。
まず、第１図Ａに示す如く、GaAsからなる半
導体基板２１に例えばSiをイオン注入してアニー
ルを行い所定の低濃度領域２２を形成する。次
に、低濃度領域２２を含む半導体基板２１上に厚
さ0.1μｍのゲート電極となる高融点金属層２３、
バリアメタル層２４、厚さ約0.5μｍの低抵抗金属
層２５例えば、Tiw、Mo、Auからなるものを順
次積層形成する。次いで、低抵抗金属層２５上に
絶縁膜２６として例えばシリコン酸化膜を厚さ約
0.6μｍ推積した後、その上に所定パターンのレジ
スト膜２７を形成する。レジスト膜厚はパターン
変換差を小さくするためにできる限り薄い方が望
ましい。
導体基板２１に例えばSiをイオン注入してアニー
ルを行い所定の低濃度領域２２を形成する。次
に、低濃度領域２２を含む半導体基板２１上に厚
さ0.1μｍのゲート電極となる高融点金属層２３、
バリアメタル層２４、厚さ約0.5μｍの低抵抗金属
層２５例えば、Tiw、Mo、Auからなるものを順
次積層形成する。次いで、低抵抗金属層２５上に
絶縁膜２６として例えばシリコン酸化膜を厚さ約
0.6μｍ推積した後、その上に所定パターンのレジ
スト膜２７を形成する。レジスト膜厚はパターン
変換差を小さくするためにできる限り薄い方が望
ましい。
次に同図Ｂに示す如く、レジスト膜２７をマス
クにして、例えばRIEを用いて絶縁膜２６へレジ
ストパターンを転写する。次いで、レジスト膜２
７を除去し、絶縁膜２６をマスクにして例えばイ
オンビームミーリングを用いて下地金属層である
低抵抗金属層２５、バリアメタル層２４及び高融
点金属層２３へ絶縁膜２６のパターンを転写しゲ
ート電極を形成する。
クにして、例えばRIEを用いて絶縁膜２６へレジ
ストパターンを転写する。次いで、レジスト膜２
７を除去し、絶縁膜２６をマスクにして例えばイ
オンビームミーリングを用いて下地金属層である
低抵抗金属層２５、バリアメタル層２４及び高融
点金属層２３へ絶縁膜２６のパターンを転写しゲ
ート電極を形成する。
次に同図Ｃに示す如く、第２の絶縁膜２８とし
て例えばプラズマシリコン酸化膜を残存した絶縁
膜２６及び下地金属層を含む半導体基板２１の主
面に厚さ約0.3μｍ推積する。第２絶縁膜２８上に
所定パターンのレジスト膜２９を形成し、このレ
ジスト膜２９と第２絶縁膜２８をマスクにして高
濃度のSiイオンを低濃度領域２内に注入してソー
ス・ドレインとなる高濃度領域３０をセルフアラ
インで形成する。ここで、Siイオンの注入条件
は、厚さ約0.3μｍの第２絶縁膜２８をSiイオンが
貫通するような加速電圧を選択する。また、ゲー
ト電極側面部の第２絶縁膜２８の膜厚を制御する
ことにより、ゲート・ソース、ゲート・ドレイン
の夫々の間隔を制御し、ゲート耐圧の高いFET
を得るようにする。次いで、レジスト膜２９を除
去し、Ｎ型不純物からなる高濃度領域３０を活性
化するために、例えばハロゲンランプ光により約
850℃で５秒間熱処理を施す。
て例えばプラズマシリコン酸化膜を残存した絶縁
膜２６及び下地金属層を含む半導体基板２１の主
面に厚さ約0.3μｍ推積する。第２絶縁膜２８上に
所定パターンのレジスト膜２９を形成し、このレ
ジスト膜２９と第２絶縁膜２８をマスクにして高
濃度のSiイオンを低濃度領域２内に注入してソー
ス・ドレインとなる高濃度領域３０をセルフアラ
インで形成する。ここで、Siイオンの注入条件
は、厚さ約0.3μｍの第２絶縁膜２８をSiイオンが
貫通するような加速電圧を選択する。また、ゲー
ト電極側面部の第２絶縁膜２８の膜厚を制御する
ことにより、ゲート・ソース、ゲート・ドレイン
の夫々の間隔を制御し、ゲート耐圧の高いFET
を得るようにする。次いで、レジスト膜２９を除
去し、Ｎ型不純物からなる高濃度領域３０を活性
化するために、例えばハロゲンランプ光により約
850℃で５秒間熱処理を施す。
然る後、同図Ｄに示す如く、ステツプカバレツ
ジの悪い第３絶縁膜３１として例えばCVDシリ
コン酸化膜２８上に厚さ約0.4μｍ推積し、ゲート
の肩の部分にオーバーハング構造を形成する。こ
れにより後述するオーミツク金属の被着時の段切
れを生じ易くする。次いで、同図Ｅに示す如く、
第３絶縁膜３１上に所定パターンのレジスト膜３
２を形成後、例えばRIE法を用いて第２及び第３
絶縁膜２８，３１に高濃度領域３０を露出する窓
３３を形成すると共に、ゲート電極の上面及び側
面に第２、第３絶縁膜２８，３１の一部分を残存
させる。
ジの悪い第３絶縁膜３１として例えばCVDシリ
コン酸化膜２８上に厚さ約0.4μｍ推積し、ゲート
の肩の部分にオーバーハング構造を形成する。こ
れにより後述するオーミツク金属の被着時の段切
れを生じ易くする。次いで、同図Ｅに示す如く、
第３絶縁膜３１上に所定パターンのレジスト膜３
２を形成後、例えばRIE法を用いて第２及び第３
絶縁膜２８，３１に高濃度領域３０を露出する窓
３３を形成すると共に、ゲート電極の上面及び側
面に第２、第３絶縁膜２８，３１の一部分を残存
させる。
次に、同図Ｆに示す如く、オーミツク電極３４
となる金属として例えばAuGe（５％）／Niを約
0.2μｍ／0.03μｍの厚さで高濃度領域３０及びレ
ジスト膜３２上に推積する。次に、レジスト膜３
２およびその上部に被着した不要なオーミツク電
極形成部材をリフトオフにより除去する。この
後、オーミツク電極３４の合金化処理として約
430℃の温度で５分間N2雰囲気中の熱処理を施
す。さらに、例えばフツ化アンモン（NH4F）等
により第２、第３絶縁膜２８，３１およびその上
部に推積したオーミツク電極形成部材を除去す
る。
となる金属として例えばAuGe（５％）／Niを約
0.2μｍ／0.03μｍの厚さで高濃度領域３０及びレ
ジスト膜３２上に推積する。次に、レジスト膜３
２およびその上部に被着した不要なオーミツク電
極形成部材をリフトオフにより除去する。この
後、オーミツク電極３４の合金化処理として約
430℃の温度で５分間N2雰囲気中の熱処理を施
す。さらに、例えばフツ化アンモン（NH4F）等
により第２、第３絶縁膜２８，３１およびその上
部に推積したオーミツク電極形成部材を除去す
る。
このようにして同図Ｇに示す如く、ゲート・ソ
ース電極間隔、ゲート・ドレイン電極間隔が等し
く設定されたGaAsMESFETを構成する半導体
装置４０を得る。
ース電極間隔、ゲート・ドレイン電極間隔が等し
く設定されたGaAsMESFETを構成する半導体
装置４０を得る。
このようにして得られた半導体装置４０では、
ゲート側壁部の第２、第３絶縁膜２８，３１の膜
厚により、ゲートとオーミツク電極３４の間隔を
等しくなるように精度良く設定されている。
ゲート側壁部の第２、第３絶縁膜２８，３１の膜
厚により、ゲートとオーミツク電極３４の間隔を
等しくなるように精度良く設定されている。
また、プロセス的には、第１の絶縁膜２６上に
さらに、ステツプカバレツジの悪い第２絶縁膜２
８を被着してオーバーハング部を作ることによ
り、ゲート上部に被着するオーミツク電極形成部
材の段切れを生じ易くし、リフトオフを行ない易
くして歩留りを向上させることができる。また、
高融点金属をゲート電極として用いるため、ゲー
ト電極形成後に高濃度領域３０の活性化熱処理を
行なうことができる。これによりゲート電極形成
後の高濃度領域３０の形成工程、及びオーミツク
電極３４形成工程をすべてセルフアラインで行な
い、厳密なマスク合せ精度を不要して、製造工程
を簡略化できると共に、装置自体の特性のばらつ
きを抑えることができる。
さらに、ステツプカバレツジの悪い第２絶縁膜２
８を被着してオーバーハング部を作ることによ
り、ゲート上部に被着するオーミツク電極形成部
材の段切れを生じ易くし、リフトオフを行ない易
くして歩留りを向上させることができる。また、
高融点金属をゲート電極として用いるため、ゲー
ト電極形成後に高濃度領域３０の活性化熱処理を
行なうことができる。これによりゲート電極形成
後の高濃度領域３０の形成工程、及びオーミツク
電極３４形成工程をすべてセルフアラインで行な
い、厳密なマスク合せ精度を不要して、製造工程
を簡略化できると共に、装置自体の特性のばらつ
きを抑えることができる。
以上説明して如く、本発明に係る半導体装置の
製造方法によればソース・ドレインとなる高濃度
不純物領域及びこれらの電極となるオーミツク電
極を簡単な工程でセルフアライン技術にて容易に
形成し、形状精度及び信頼性の高い素子を容易に
得ることができるものである。
製造方法によればソース・ドレインとなる高濃度
不純物領域及びこれらの電極となるオーミツク電
極を簡単な工程でセルフアライン技術にて容易に
形成し、形状精度及び信頼性の高い素子を容易に
得ることができるものである。
第１図Ａ乃至同図Ｇは、本発明方法を工程順に
示す説明図、第２図Ａ乃至同図Ｄ、及び第３図Ａ
乃至同図Ｆは、従来の半導体装置の製造方法を工
程順に示す説明図である。 ２１……半導体基板、２２……低濃度領域、２
３……高融点金属層、２４……バリアメタル層、
２５……低抵抗金属層、２６……絶縁膜、２７…
…レジスト膜、２８……第２絶縁膜、２９……レ
ジスト膜、３０……高濃度領域、３１……第３絶
縁膜、３２……レジスト膜、３３……窓、３４…
…オーミツク電極、４０……半導体装置。
示す説明図、第２図Ａ乃至同図Ｄ、及び第３図Ａ
乃至同図Ｆは、従来の半導体装置の製造方法を工
程順に示す説明図である。 ２１……半導体基板、２２……低濃度領域、２
３……高融点金属層、２４……バリアメタル層、
２５……低抵抗金属層、２６……絶縁膜、２７…
…レジスト膜、２８……第２絶縁膜、２９……レ
ジスト膜、３０……高濃度領域、３１……第３絶
縁膜、３２……レジスト膜、３３……窓、３４…
…オーミツク電極、４０……半導体装置。
Claims (1)
- １ 半導体基板の所定領域に所定導電型の低濃度
領域を形成する工程と、該低濃度領域を含む前記
半導体基板表面に高融点金属層、バリア金属層、
低抵抗金属層、第１の絶縁物層を順次積層形成す
る工程と、所定パターンのフオトレジスト膜をマ
スクにして前記第１の絶縁物層、低抵抗金属層、
バリア金属層、高融点金属層を順次パターニン
グ、ゲート電極を形成すると共に該ゲート電極上
に所定パターンの前記第１絶縁物層を残在させる
工程と、該ゲート電極及び該第１絶縁物層を含む
前記半導体基板の主面にステツプカバレツジの良
好なる第２の絶縁物層を被着する工程と、該第２
絶縁物層上に所定パターンのレジスト膜を形成し
た後、該レジスト膜をマスクとして高濃度不純物
を前記低濃度領域に注入して高濃度不純物領域を
形成する工程と、ステツプカバレツジの悪い第３
絶縁物層を前記第２絶縁物層上に被着して、ゲー
ト最上部にオーバーハング部を形成する工程と、
所定パターンのレジスト膜をマスクにして異方性
ドライエツチングを用いて前記第２、第３絶縁物
層の一部を除去して前記高濃度領域を露出する開
口部を設ける工程と、露出した前記高濃度領域上
及び前記第３絶縁物層上にオーミツク金属層を被
着する工程と、前記第１、２、３絶縁物層をその
上の前記オーミツク性金属層と共に除去し、除去
する工程とを具備することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278211A JPS61154178A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278211A JPS61154178A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154178A JPS61154178A (ja) | 1986-07-12 |
| JPH0156536B2 true JPH0156536B2 (ja) | 1989-11-30 |
Family
ID=17594143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278211A Granted JPS61154178A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154178A (ja) |
-
1984
- 1984-12-27 JP JP59278211A patent/JPS61154178A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61154178A (ja) | 1986-07-12 |
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