JPH0158699B2 - - Google Patents
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- Publication number
- JPH0158699B2 JPH0158699B2 JP11971281A JP11971281A JPH0158699B2 JP H0158699 B2 JPH0158699 B2 JP H0158699B2 JP 11971281 A JP11971281 A JP 11971281A JP 11971281 A JP11971281 A JP 11971281A JP H0158699 B2 JPH0158699 B2 JP H0158699B2
- Authority
- JP
- Japan
- Prior art keywords
- staff
- signal
- channel
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/073—Bit stuffing, e.g. PDH
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明はスタツフ同期方式の時分割多重デイジ
タル伝送の多重変換装置に係り入力信号周波数が
大幅にずれ再度復帰した場合位相同期発振器
（PLL，Phase Lock Loop）の引込み時間を早く
するスタツフ同期方式に関する。
タル伝送の多重変換装置に係り入力信号周波数が
大幅にずれ再度復帰した場合位相同期発振器
（PLL，Phase Lock Loop）の引込み時間を早く
するスタツフ同期方式に関する。
複数の非同期デイジタル信号を多重化して周波
数の高い１本の信号にして伝送する場合一般的に
スタツフ同期方式が使用されている。
数の高い１本の信号にして伝送する場合一般的に
スタツフ同期方式が使用されている。
第１図に従来例のスタツフ方式のデイジタル多
重変換装置のブロツク図を示し、Ａは送信部、Ｂ
は受信部を示している。
重変換装置のブロツク図を示し、Ａは送信部、Ｂ
は受信部を示している。
図中１，２は送信チヤンネル部、３，１４はバ
イポーラ・ユニポーラ変換部（以下Ｂ／Ｕ
CONVと称す）、４，２２はバツフアメモリ、
５，１５はタイミング抽出器、６は位相比較器、
７は多重化部、８はスタツフ制御回路（ジヤステ
イフイケーシヨン制御回路）、９は多重化部、１
０は主発振器、１１は送信側クロツク発生回路、
１２，２４はユニポーラ・バイポーラ変換部（以
下Ｕ／Ｂ CONVと称す）、１６は受信側クロツ
ク発生回路、１７はフレーム同期回路、１８は分
離部、１９はデスタツフ制御回路、２０，２１は
受信チヤンネル部、２３は位相同期発振回路であ
る。
イポーラ・ユニポーラ変換部（以下Ｂ／Ｕ
CONVと称す）、４，２２はバツフアメモリ、
５，１５はタイミング抽出器、６は位相比較器、
７は多重化部、８はスタツフ制御回路（ジヤステ
イフイケーシヨン制御回路）、９は多重化部、１
０は主発振器、１１は送信側クロツク発生回路、
１２，２４はユニポーラ・バイポーラ変換部（以
下Ｕ／Ｂ CONVと称す）、１６は受信側クロツ
ク発生回路、１７はフレーム同期回路、１８は分
離部、１９はデスタツフ制御回路、２０，２１は
受信チヤンネル部、２３は位相同期発振回路であ
る。
動作としては各送信チヤネル部のSINより入力
するバイポーラ符号の入力低次群信号を、Ｂ／Ｕ
CONV３にてユニポーラ符号に変換して、こ
の信号よりタイミング抽出器５にて抽出したタイ
ミングパルスでバツフアメモリ４に書込む。一方
送信側クロツク発生器１１より入力低次群周波数
に比較して若干高めの同期化信号周波数をスタツ
フ制御回路８に入力し、これにより発するパルス
によりバツフアメモリ４の上記説明の書込まれた
信号を読みとる。この時スタツフパルスを挿入す
ることにより多重化部９にて多重化する周波数偏
差を吸収している。この時スタツフパルスを挿入
したか、しないかの情報をスタツフ指定パルスと
して別に多重化信号に重畳している。又受信側に
て同期をとるためのフレームパルス各種のサービ
スパルス等も多重化信号に重畳されている。この
ような各送信チヤンネル部１，２等より送られる
多重化信号を多重化部９にて多重化し、Ｕ／Ｂ
CONV１２にてバイポーラ符号に変換して受信
側に送出する。受信側ではＢ／Ｕ CONV１４
によりユニポーラ符号に変換しタイミング抽出回
路１５により抽出されたタイミングパルスで受信
側クロツク発生回路１６を動作させ、フレーム同
期回路１７にて、送信されてきた信号の同期をと
り分離部１８にて各チヤンネルに分離される。一
方スタツフ指定パルスを検出してスタツフパルス
を信号と分離している。分離部１８にて各チヤン
ネルに分離された後バツフアメモリ２２に書きこ
まれるが、スタツフパルス、スタツフ指定パル
ス、フレームパルス等が挿入されているところは
デスタツフ制御回路１９により書き込みクロツク
を禁止することにより除去を行つている。バツフ
アメモリ２２に書込まれた信号は位相同期発振回
路２３の中の電圧制御発振器で発生された読み出
しクロツクによつて低次群の元の信号として読み
出されＵ／Ｂ CONV２４によりバイポーラ符
号に変換されて各受信チヤンネル部のROUTよ
り送出される。この時、前記のスタツフパルスに
対応するクロツクを禁止としたクロツクと読み出
しクロツクとを位相同期回路２３の中の位相比較
回路により位相比較し、比較値に比例する平滑化
した制御電圧を電圧制御発振器に加えることによ
り読出しクロツクを送信側入力低次群信号周波数
に追従するようにしている。しかし送信側のSIN
より入力する入力低次群信号が何らかの原因で大
幅に周波数がずれた場合、スタツフ指定パルスは
挿入状態又は不挿入状態を連続して示すようにな
り、スタツフパルス挿入可能の所は全部オールス
タツフ状態又はオールノンスタツフ状態となり、
受信側では位相同期発振回路２３の電圧制御発振
器の引き込み範囲よりはずれつぱなしの状態にな
つてしまう。この状態では送信側のSINよりの入
力低次群信号が正常な周波数に復帰しても電圧制
御発振器が引き込むのに時間がかかるので
ROUTよりの出力信号が正常にもどるまで時間
がかかる欠点がある。
するバイポーラ符号の入力低次群信号を、Ｂ／Ｕ
CONV３にてユニポーラ符号に変換して、こ
の信号よりタイミング抽出器５にて抽出したタイ
ミングパルスでバツフアメモリ４に書込む。一方
送信側クロツク発生器１１より入力低次群周波数
に比較して若干高めの同期化信号周波数をスタツ
フ制御回路８に入力し、これにより発するパルス
によりバツフアメモリ４の上記説明の書込まれた
信号を読みとる。この時スタツフパルスを挿入す
ることにより多重化部９にて多重化する周波数偏
差を吸収している。この時スタツフパルスを挿入
したか、しないかの情報をスタツフ指定パルスと
して別に多重化信号に重畳している。又受信側に
て同期をとるためのフレームパルス各種のサービ
スパルス等も多重化信号に重畳されている。この
ような各送信チヤンネル部１，２等より送られる
多重化信号を多重化部９にて多重化し、Ｕ／Ｂ
CONV１２にてバイポーラ符号に変換して受信
側に送出する。受信側ではＢ／Ｕ CONV１４
によりユニポーラ符号に変換しタイミング抽出回
路１５により抽出されたタイミングパルスで受信
側クロツク発生回路１６を動作させ、フレーム同
期回路１７にて、送信されてきた信号の同期をと
り分離部１８にて各チヤンネルに分離される。一
方スタツフ指定パルスを検出してスタツフパルス
を信号と分離している。分離部１８にて各チヤン
ネルに分離された後バツフアメモリ２２に書きこ
まれるが、スタツフパルス、スタツフ指定パル
ス、フレームパルス等が挿入されているところは
デスタツフ制御回路１９により書き込みクロツク
を禁止することにより除去を行つている。バツフ
アメモリ２２に書込まれた信号は位相同期発振回
路２３の中の電圧制御発振器で発生された読み出
しクロツクによつて低次群の元の信号として読み
出されＵ／Ｂ CONV２４によりバイポーラ符
号に変換されて各受信チヤンネル部のROUTよ
り送出される。この時、前記のスタツフパルスに
対応するクロツクを禁止としたクロツクと読み出
しクロツクとを位相同期回路２３の中の位相比較
回路により位相比較し、比較値に比例する平滑化
した制御電圧を電圧制御発振器に加えることによ
り読出しクロツクを送信側入力低次群信号周波数
に追従するようにしている。しかし送信側のSIN
より入力する入力低次群信号が何らかの原因で大
幅に周波数がずれた場合、スタツフ指定パルスは
挿入状態又は不挿入状態を連続して示すようにな
り、スタツフパルス挿入可能の所は全部オールス
タツフ状態又はオールノンスタツフ状態となり、
受信側では位相同期発振回路２３の電圧制御発振
器の引き込み範囲よりはずれつぱなしの状態にな
つてしまう。この状態では送信側のSINよりの入
力低次群信号が正常な周波数に復帰しても電圧制
御発振器が引き込むのに時間がかかるので
ROUTよりの出力信号が正常にもどるまで時間
がかかる欠点がある。
本発明の目的は上記の欠点をなくするために入
力低次群信号周波数が大幅にずれ再度復帰した場
合電圧制御発振器の引込む時間を早くするスタツ
フ同期方式の提供にある。
力低次群信号周波数が大幅にずれ再度復帰した場
合電圧制御発振器の引込む時間を早くするスタツ
フ同期方式の提供にある。
本発明は上記の目的を達成するために、スタツ
フ同期方式によるデイジタル多重変換装置におい
て、受信側でオールスタツフ又はオールノンスタ
ツフとなるスタツフ指定パルスの挿入状態又は不
挿入状態の連続状態を検出した場合、位相同期発
振回路の位相比較回路への書き込みクロツクの送
出を禁止することにより、位相比較回路よりは読
み出しクロツクがそのまま出力され、電圧制御発
振器は中心周波数にロツクされ、送信側への入力
低次群信号周波数が復帰した場合速かに電圧制御
発振器の引込みが可能となることを特徴とする。
フ同期方式によるデイジタル多重変換装置におい
て、受信側でオールスタツフ又はオールノンスタ
ツフとなるスタツフ指定パルスの挿入状態又は不
挿入状態の連続状態を検出した場合、位相同期発
振回路の位相比較回路への書き込みクロツクの送
出を禁止することにより、位相比較回路よりは読
み出しクロツクがそのまま出力され、電圧制御発
振器は中心周波数にロツクされ、送信側への入力
低次群信号周波数が復帰した場合速かに電圧制御
発振器の引込みが可能となることを特徴とする。
以下本発明の一実施例につき図に従つて説明す
る。第２図は本発明の実施例のスタツフ方式のデ
イジイタル多重変換装置のブロツク図でＡは送信
部、Ｂは受信部であり、第３図に公知の位相同期
発振回路のブロツク図を示す。
る。第２図は本発明の実施例のスタツフ方式のデ
イジイタル多重変換装置のブロツク図でＡは送信
部、Ｂは受信部であり、第３図に公知の位相同期
発振回路のブロツク図を示す。
図中第１図と同一機能のものは同一記号で示
す。２５はオールスタツフ、オールノンスタツフ
検出回路、２６は位相比較回路、２７は低域波
器、２８は増幅器、２９は電圧制御発振器であ
る。
す。２５はオールスタツフ、オールノンスタツフ
検出回路、２６は位相比較回路、２７は低域波
器、２８は増幅器、２９は電圧制御発振器であ
る。
第２図にて第１図と異なる点は(B)に示す受信部
の分離部１３にオールスタツフ、オールノンスタ
ツフ検出回路２５を設けた点のみである。従つて
普通の動作は前記説明と同じである。今送信部の
SINよりの入力低次群信号の周波数が何らかの原
因で大幅にずれた場合前記説明の通りスタツフパ
ルス挿入可能の所は全部オールスタツフ状態又は
オールノンスタツフ状態となる。この状態の信号
を受信側でデスタツフ制御回路１９を介すること
によりオールスタツフ、オールノンスタツフ検出
回路２５により検出し、インヒビツト信号を送
り、第３図の位相比較回路２６に入力しているデ
スタツフ制御回路１９よりの書き込みクロツク
（第３図ではWCLK）を禁止する。このことによ
り第３図の位相比較回路２６よりの制御電圧は０
となり電圧制御発振器２９は中心周波数にロツク
される。送信部のSINよりの入力低次群信号の周
波数が元に復帰した場合は正常の状態になるの
で、オールスタツフ、オールノンスタツフ検出回
路２５は動作せず、デスタツフ制御回路１９より
の書き込みクロツクは禁止が解かれ位相比較回路
２６へ書き込みクロツクが入力される。しかし電
圧制御発振器２９は、書き込みクロツクとほとん
ど同じ周波数の中心周波数にて動作しているので
直ちに書き込みクロツクを引込み、送信側入力低
次群周波数に追従し直ちに正常状態にもどる。
の分離部１３にオールスタツフ、オールノンスタ
ツフ検出回路２５を設けた点のみである。従つて
普通の動作は前記説明と同じである。今送信部の
SINよりの入力低次群信号の周波数が何らかの原
因で大幅にずれた場合前記説明の通りスタツフパ
ルス挿入可能の所は全部オールスタツフ状態又は
オールノンスタツフ状態となる。この状態の信号
を受信側でデスタツフ制御回路１９を介すること
によりオールスタツフ、オールノンスタツフ検出
回路２５により検出し、インヒビツト信号を送
り、第３図の位相比較回路２６に入力しているデ
スタツフ制御回路１９よりの書き込みクロツク
（第３図ではWCLK）を禁止する。このことによ
り第３図の位相比較回路２６よりの制御電圧は０
となり電圧制御発振器２９は中心周波数にロツク
される。送信部のSINよりの入力低次群信号の周
波数が元に復帰した場合は正常の状態になるの
で、オールスタツフ、オールノンスタツフ検出回
路２５は動作せず、デスタツフ制御回路１９より
の書き込みクロツクは禁止が解かれ位相比較回路
２６へ書き込みクロツクが入力される。しかし電
圧制御発振器２９は、書き込みクロツクとほとん
ど同じ周波数の中心周波数にて動作しているので
直ちに書き込みクロツクを引込み、送信側入力低
次群周波数に追従し直ちに正常状態にもどる。
以上詳細に説明した如く本発明によれば、送信
側の入力低次群信号周波数が何らかの原因で大幅
にずれ復帰した場合直ちに正常に戻り通信のとだ
える時間を大幅に短縮出来る効果がある。
側の入力低次群信号周波数が何らかの原因で大幅
にずれ復帰した場合直ちに正常に戻り通信のとだ
える時間を大幅に短縮出来る効果がある。
第１図は従来例のスタツフ方式のデイジイタル
多重変換装置のブロツク図、第２図は本発明の実
施例のスタツフ方式のデイジイタル多重変換装置
のブロツク図、第３図は位相同期回路のブロツク
図である。 図中１，２は送信チヤンネル部、３，１４は
Ｂ／Ｕ CONV、４，２２はバツフアメモリ、
５，１５はタイミング抽出器、６は位相比較器、
７は多重化部、８はスタツフ制御回路、９は多重
化部、１０は主発振器、１１は送信側クロツク発
生回路、１２，２４はＢ／Ｕ CONV、１６は
受信側クロツク発生回路、１７はフレーム同期回
路、３，１８は分離部、１９はデスタツフ制御回
路、２０，２１は受信チヤンネル部、２３は位相
同期発振回路、２５はオールスタツフ，オールノ
ンスタツフ検出回路、２６は位相比較回路、２７
は低域波器、２８は増幅器、２９は電圧制御発
振器である。
多重変換装置のブロツク図、第２図は本発明の実
施例のスタツフ方式のデイジイタル多重変換装置
のブロツク図、第３図は位相同期回路のブロツク
図である。 図中１，２は送信チヤンネル部、３，１４は
Ｂ／Ｕ CONV、４，２２はバツフアメモリ、
５，１５はタイミング抽出器、６は位相比較器、
７は多重化部、８はスタツフ制御回路、９は多重
化部、１０は主発振器、１１は送信側クロツク発
生回路、１２，２４はＢ／Ｕ CONV、１６は
受信側クロツク発生回路、１７はフレーム同期回
路、３，１８は分離部、１９はデスタツフ制御回
路、２０，２１は受信チヤンネル部、２３は位相
同期発振回路、２５はオールスタツフ，オールノ
ンスタツフ検出回路、２６は位相比較回路、２７
は低域波器、２８は増幅器、２９は電圧制御発
振器である。
Claims (1)
- 【特許請求の範囲】 １ スタツフ同期方式による時分割多重デイジタ
ル伝送の受信側多重変換装置であつて、 受信信号のフレーム同期検出を行ない、該信号
を各チヤネルに分離すると共に、各チヤネル毎に
スタツフパルス挿入の有無を検出し、 該分離された信号を各チヤネルのバツフアに該
分離されたた信号に同期する書き込みクロツクに
より書き込むに際し、スタツフパルス挿入有りの
場合はスタツフパルスに対応する書き込みクロツ
クを無効とすることにより、スタツフパルスを除
去して書き込み、 該スタツフパルスに対応する書き込みクロツク
を無効とされたクロツクを入力とする位相同期発
振器の発生クロツクにより、前記バツフアに書き
込まれた信号を、読み出して該チヤネルの受信出
力とする多重変換装置において、 前記各チヤネル毎にスタツフパルス挿入の有無
を検出する際、スタツフパルスの挿入有りの状態
又は無しの状態の連続状態を検出する手段を設
け、該連続状態を検出した時は、前記位相同期発
振回路への書き込みクロツクの送出を禁止するこ
とを特徴とするスタツフ同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11971281A JPS5820044A (ja) | 1981-07-30 | 1981-07-30 | スタツフ同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11971281A JPS5820044A (ja) | 1981-07-30 | 1981-07-30 | スタツフ同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5820044A JPS5820044A (ja) | 1983-02-05 |
| JPH0158699B2 true JPH0158699B2 (ja) | 1989-12-13 |
Family
ID=14768232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11971281A Granted JPS5820044A (ja) | 1981-07-30 | 1981-07-30 | スタツフ同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5820044A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253693A (ja) * | 1984-05-29 | 1985-12-14 | 日立建機株式会社 | 場所打杭用拡底掘削具の拡底量検出装置 |
-
1981
- 1981-07-30 JP JP11971281A patent/JPS5820044A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5820044A (ja) | 1983-02-05 |
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