JPH0193171A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0193171A JPH0193171A JP25100087A JP25100087A JPH0193171A JP H0193171 A JPH0193171 A JP H0193171A JP 25100087 A JP25100087 A JP 25100087A JP 25100087 A JP25100087 A JP 25100087A JP H0193171 A JPH0193171 A JP H0193171A
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- Japan
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- oxide film
- gate electrode
- impurity
- substrate
- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置およびその製造方法、特にＬＤＤ構
造をもったＭＯＳトランジスタおよびその製造方法に関
する。
造をもったＭＯＳトランジスタおよびその製造方法に関
する。
（従来の技術）
ＭＯＳトランジスタの微細化に伴って、ドレイン近傍の
電界を緩和させる必要が生じるが、このためにＬ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
をもったＭＯＳトランジスタが考案されている。すなわ
ち、ＭＯＳトランジスタのドレイン拡散層であるＮ 領
域とチャネル領域との間に、半導体基板とＮ＋領領域の
中間の不純物濃度をもったＮ−領域を介在させることに
より、不純物濃度変化を緩やかにして電界を弱め、ドレ
イン耐圧を向上させている。この構造により、ホットエ
レクトロン注入によるデバイス特性の劣化を防止するこ
とができる。
電界を緩和させる必要が生じるが、このためにＬ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
をもったＭＯＳトランジスタが考案されている。すなわ
ち、ＭＯＳトランジスタのドレイン拡散層であるＮ 領
域とチャネル領域との間に、半導体基板とＮ＋領領域の
中間の不純物濃度をもったＮ−領域を介在させることに
より、不純物濃度変化を緩やかにして電界を弱め、ドレ
イン耐圧を向上させている。この構造により、ホットエ
レクトロン注入によるデバイス特性の劣化を防止するこ
とができる。
このＬＤＤ構造をもったＭＯＳトランジスタの従来の一
般的な製造方法を第２図に示す。まず、第２図（ａ）に
示すように、Ｐ型シリコン基板１上に、通常の選択酸化
法によりフィールド酸化膜２を形成して素子分離を行う
。続いて、酸化シリコン層およびポリシリコン層を堆積
し、これらをパターニングしてゲート酸化膜３およびゲ
ート電極４を得る。次にこれらをマスクとして、たとえ
ば燐を１０１３／ｃｄ程度の濃度でイオン注入する。第
２図（ａ）のＰ型シリコン基板１内の“−”印は、注入
された燐イオンを示す。
般的な製造方法を第２図に示す。まず、第２図（ａ）に
示すように、Ｐ型シリコン基板１上に、通常の選択酸化
法によりフィールド酸化膜２を形成して素子分離を行う
。続いて、酸化シリコン層およびポリシリコン層を堆積
し、これらをパターニングしてゲート酸化膜３およびゲ
ート電極４を得る。次にこれらをマスクとして、たとえ
ば燐を１０１３／ｃｄ程度の濃度でイオン注入する。第
２図（ａ）のＰ型シリコン基板１内の“−”印は、注入
された燐イオンを示す。
続いて、第２図（ｂ）に示すように、ＣｖＤ（化学的気
相成長）法によって酸化シリコンを全面に堆積させてＣ
ＶＤ酸化膜５を形成する。そしてこのＣＶＤ酸化膜５を
ＲＩＥ（反応性イオンエツチング）法によってエツチン
グし、第２図（Ｃ）に示すように、ゲート電極４の側部
にのみＣＶＤ酸化膜を残し、側壁酸化１１１６． ６’
とする。次に、ゲート電極４および側壁酸化膜６，６
′をマスクとして、例えば砒素を１０’／ｃ−程度イオ
ン注入する。
相成長）法によって酸化シリコンを全面に堆積させてＣ
ＶＤ酸化膜５を形成する。そしてこのＣＶＤ酸化膜５を
ＲＩＥ（反応性イオンエツチング）法によってエツチン
グし、第２図（Ｃ）に示すように、ゲート電極４の側部
にのみＣＶＤ酸化膜を残し、側壁酸化１１１６． ６’
とする。次に、ゲート電極４および側壁酸化膜６，６
′をマスクとして、例えば砒素を１０’／ｃ−程度イオ
ン注入する。
続いて、第２図（ｄ）に示すように、この上全面にＰＳ
Ｇ酸化膜９を堆積し、イオン注入された不純物の電気的
活性化およびＰＳＧ酸化膜９の平坦化のために熱処理を
行い、Ｎ″″不純物領域７゜７′およびソース争ドレイ
ン領域８，８′を形成する。この後、コンタクトホール
１０，１０’を開孔して、アルミニウム電極１１． １
１’ ニ、、１ニル配線を行う。
Ｇ酸化膜９を堆積し、イオン注入された不純物の電気的
活性化およびＰＳＧ酸化膜９の平坦化のために熱処理を
行い、Ｎ″″不純物領域７゜７′およびソース争ドレイ
ン領域８，８′を形成する。この後、コンタクトホール
１０，１０’を開孔して、アルミニウム電極１１． １
１’ ニ、、１ニル配線を行う。
以上のようにして、Ｐ型シリコン基板１内には、Ｎ−不
純物領域７，７′およびソース−ドレイン領域８．８′
の２種類の濃度をもった領域が形成され、ＬＤＤ構造を
なす。
純物領域７，７′およびソース−ドレイン領域８．８′
の２種類の濃度をもった領域が形成され、ＬＤＤ構造を
なす。
（問題点を解決するための手段）
しかしながら、上述したＬＤＤ構造をもった従来のＭＯ
Ｓトランジスタには、次のような問題点がある。
Ｓトランジスタには、次のような問題点がある。
（１） 第２図（ｄ）に示す構造で明らかなように、
ソース・ドレイン領域８とチャネル領域（ゲート電極４
の下方の領域）との間にはＮ−不純物領域７が直列に介
挿されており、トランジスタ動作時には直列抵抗として
作用する。このため、ドレイン電流を減少させ、素子の
高速動作を妨げるという問題が生じる。
ソース・ドレイン領域８とチャネル領域（ゲート電極４
の下方の領域）との間にはＮ−不純物領域７が直列に介
挿されており、トランジスタ動作時には直列抵抗として
作用する。このため、ドレイン電流を減少させ、素子の
高速動作を妨げるという問題が生じる。
このような問題は、ＭＯＳトランジスタのチャネル長が
短くなる程顕著になる。これは、チャネル長が短くなる
とチャネル抵抗が小さくなり、Ｎ−不純物領域７による
直列抵抗の大きさが無視できなくなるためである。また
、この直列抵抗の介在によるドレイン電流減少の程度は
、５極管動作時よりも３極管動作時の方が顕著である。
短くなる程顕著になる。これは、チャネル長が短くなる
とチャネル抵抗が小さくなり、Ｎ−不純物領域７による
直列抵抗の大きさが無視できなくなるためである。また
、この直列抵抗の介在によるドレイン電流減少の程度は
、５極管動作時よりも３極管動作時の方が顕著である。
これは、チャネル抵抗が、３極管動作時の方が５極管動
作時よりも小さくなるためである。
作時よりも小さくなるためである。
（２） ＬＤＤ構造をもったＭＯＳトランジスタを長
時間動作させると、ドレイン近傍で発生したホットエレ
クトロンが側壁酸化膜６中に注入されてトラップされる
ことになる。この様子を第３図に示す。このトラップさ
れたエレクトロンによってその直下のＮ″″不純物領域
７′は空乏化され、Ｎ−不純物領域７′による直列抵抗
値をより高め、トランジスタのドレイン電流の減少、相
互コンダクタンスの低下、しきい値電圧の変動といった
素子特性の劣化を引起こすことになる。したがって、Ｌ
ＤＤ構造を採用したとしても、素子特性の劣化が生じ、
信頼性の低下を招くことになる。
時間動作させると、ドレイン近傍で発生したホットエレ
クトロンが側壁酸化膜６中に注入されてトラップされる
ことになる。この様子を第３図に示す。このトラップさ
れたエレクトロンによってその直下のＮ″″不純物領域
７′は空乏化され、Ｎ−不純物領域７′による直列抵抗
値をより高め、トランジスタのドレイン電流の減少、相
互コンダクタンスの低下、しきい値電圧の変動といった
素子特性の劣化を引起こすことになる。したがって、Ｌ
ＤＤ構造を採用したとしても、素子特性の劣化が生じ、
信頼性の低下を招くことになる。
そこで本発明は、高速な動作が確保でき、しかも一定の
素子特性を維持しうるＬＤＤ構造をもった半導体装置お
よびその製造方法を提供することを目的とする。
素子特性を維持しうるＬＤＤ構造をもった半導体装置お
よびその製造方法を提供することを目的とする。
（問題点を解決するための手段）
本発明は、第１導電型の半導体基板と、この基板の表面
に設けられたゲート電極と、基板内のゲート電極近傍位
置に設けられた第２導電型の不純物拡散層と、ゲート電
極側部に設けられた側部酸化膜と、を備える半導体装置
において、側部酸化膜の不純物拡散層との界面近傍に、
荷電元素を含ませるようにしたものである。
に設けられたゲート電極と、基板内のゲート電極近傍位
置に設けられた第２導電型の不純物拡散層と、ゲート電
極側部に設けられた側部酸化膜と、を備える半導体装置
において、側部酸化膜の不純物拡散層との界面近傍に、
荷電元素を含ませるようにしたものである。
本発明は、上述の半導体装置を製造するために、半導体
基板上にゲート酸化膜を介してゲート電極を形成する工
程と、 このゲート電極をマスクとして不純物を注入し、基板内
に第１の不純物拡散層を形成する工程と、基板表面に酸
化膜を形成し、この酸化膜内に荷電元素をイオン注入し
、この酸化膜のうちゲート電極近傍を残して他を除去す
る工程と、ゲート電極および残存酸化膜をマスクとして
不純物を注入し、基板内に第２の不純物拡散層を形成す
る工程と、 を行うようにしたものである。
基板上にゲート酸化膜を介してゲート電極を形成する工
程と、 このゲート電極をマスクとして不純物を注入し、基板内
に第１の不純物拡散層を形成する工程と、基板表面に酸
化膜を形成し、この酸化膜内に荷電元素をイオン注入し
、この酸化膜のうちゲート電極近傍を残して他を除去す
る工程と、ゲート電極および残存酸化膜をマスクとして
不純物を注入し、基板内に第２の不純物拡散層を形成す
る工程と、 を行うようにしたものである。
（作 用）
本発明に係る半導体装置によれば、側部酸化膜内の帯電
元素によって、不純物拡散層内に電子が誘起されるため
、直列抵抗として作用する不純物拡散層の抵抗を小さく
することができ、ドレイン電流の減少を抑えることがで
きる。もって素子動作を高速化することができる。
元素によって、不純物拡散層内に電子が誘起されるため
、直列抵抗として作用する不純物拡散層の抵抗を小さく
することができ、ドレイン電流の減少を抑えることがで
きる。もって素子動作を高速化することができる。
このように、不純物拡散層の抵抗を小さくすることがで
きるため、この層内の不純物量を極力低く抑えることが
可能になる。この結果、ホットエレクトロンの発生を抑
えることができ、長時間の使用による素子特性の劣化を
抑制でき、素子の信頼性を維持することができる。
きるため、この層内の不純物量を極力低く抑えることが
可能になる。この結果、ホットエレクトロンの発生を抑
えることができ、長時間の使用による素子特性の劣化を
抑制でき、素子の信頼性を維持することができる。
（実施例）
以下本発明を図示する実施例に基づいて説明する。第１
図は本発明に係るＬＤＤ構造をもったＭＯＳトランジス
タの製造工程図である。
図は本発明に係るＬＤＤ構造をもったＭＯＳトランジス
タの製造工程図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
上に、通常の選択酸化法によりフィールド酸化膜２を形
成して素子分離を行う。続いて、酸化シリコン層を例え
ば２５０人、続いてポリシリコン層を例えば４０００へ
の厚みで堆積し、これらをフォトリソグラフィ、ＲＩＥ
などの方法でパターニングしてゲート酸化膜３およびゲ
ート電極４を得る。次にこれらをマスクとして、たとえ
ば燐を４０ｋＶの加速電圧で、２ Ｘ １０’／ｃ−程
度のドーズ量でイオン注入し、Ｎ−不純物脩域７゜７′
を得る。
上に、通常の選択酸化法によりフィールド酸化膜２を形
成して素子分離を行う。続いて、酸化シリコン層を例え
ば２５０人、続いてポリシリコン層を例えば４０００へ
の厚みで堆積し、これらをフォトリソグラフィ、ＲＩＥ
などの方法でパターニングしてゲート酸化膜３およびゲ
ート電極４を得る。次にこれらをマスクとして、たとえ
ば燐を４０ｋＶの加速電圧で、２ Ｘ １０’／ｃ−程
度のドーズ量でイオン注入し、Ｎ−不純物脩域７゜７′
を得る。
次に、例えば９５０℃の酸素雰囲気中で表面を酸化し、
厚み３００人程度の熱酸化膜１２を形成する。この熱酸
化膜１２は、Ｐ型シリコン基板１の露出面およびゲート
電極４の上面、側面に形成されることになる。
厚み３００人程度の熱酸化膜１２を形成する。この熱酸
化膜１２は、Ｐ型シリコン基板１の露出面およびゲート
電極４の上面、側面に形成されることになる。
続いて、第１図（ｂ）に示すように、セシウムイオン（
１３３Ｃｓ”）をイオン注入する。このとき、注入後の
イオン濃度分布のピークが、熱酸化膜１２の厚みの中央
位置にくるように加速電圧を調整する。たとえば、加速
電圧３５ｋＶ、 ドーズ量Ｉ Ｘ １０１３／ｃｄの条
件でイオン注入すればよい。
１３３Ｃｓ”）をイオン注入する。このとき、注入後の
イオン濃度分布のピークが、熱酸化膜１２の厚みの中央
位置にくるように加速電圧を調整する。たとえば、加速
電圧３５ｋＶ、 ドーズ量Ｉ Ｘ １０１３／ｃｄの条
件でイオン注入すればよい。
このように、熱酸化膜１２の厚みの中央位置に注入調整
を行うことによって、第１図（ｂ）の“十″印で示した
ように、はぼ熱酸化膜１２内にのみセシウムイオンをイ
オン注入することができる。続いて、窒素雰囲気中で９
５０℃の温度で６０分間アニールを行う。これにより、
注入されたセシウムイオンは、熱酸化膜１２とＮ−不純
物領域７゜７′との界面、および熱酸化膜１２表面近傍
に偏析し、はぼ完全に熱酸化膜１２中で電気的に活性化
して正の電荷として存在することになる。なお、セシウ
ムイオンは、質量が非常に大きいアルカリイオンである
ためＢＴストレス（Ｂｌａｓ−Ｔｃｍｐｅｒａｔｕｒｅ
ｓｔｒｅｓｓｉｎｇ）に対して非常に安定に存在する
元素であり、イオン注入を行っても十分な素子信頼性を
維持できる元素である（たとえば、ＪＥＥＲＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ、 ＨＤ−３４゜Ｎｏ、 ｌ、Ｊａｎ、１９８７．
ｐ２８参照）。
を行うことによって、第１図（ｂ）の“十″印で示した
ように、はぼ熱酸化膜１２内にのみセシウムイオンをイ
オン注入することができる。続いて、窒素雰囲気中で９
５０℃の温度で６０分間アニールを行う。これにより、
注入されたセシウムイオンは、熱酸化膜１２とＮ−不純
物領域７゜７′との界面、および熱酸化膜１２表面近傍
に偏析し、はぼ完全に熱酸化膜１２中で電気的に活性化
して正の電荷として存在することになる。なお、セシウ
ムイオンは、質量が非常に大きいアルカリイオンである
ためＢＴストレス（Ｂｌａｓ−Ｔｃｍｐｅｒａｔｕｒｅ
ｓｔｒｅｓｓｉｎｇ）に対して非常に安定に存在する
元素であり、イオン注入を行っても十分な素子信頼性を
維持できる元素である（たとえば、ＪＥＥＲＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ、 ＨＤ−３４゜Ｎｏ、 ｌ、Ｊａｎ、１９８７．
ｐ２８参照）。
次に、第１図（ｅ）に示すように、全面にＣＶＤ法によ
ってＣＶＤ酸化膜５を例えば３０００人の厚みで堆積し
、ＲＩＥを行う。これによって、第１図（ｄ）のように
、熱酸化膜１２はゲート電極４の側部にのみ残り、この
上に側壁酸化膜６，６′が形成される。結局、側壁酸化
膜６，６′と熱酸化膜１２とが、ともにゲート電極４の
側部に形成された酸化膜ということになる。
ってＣＶＤ酸化膜５を例えば３０００人の厚みで堆積し
、ＲＩＥを行う。これによって、第１図（ｄ）のように
、熱酸化膜１２はゲート電極４の側部にのみ残り、この
上に側壁酸化膜６，６′が形成される。結局、側壁酸化
膜６，６′と熱酸化膜１２とが、ともにゲート電極４の
側部に形成された酸化膜ということになる。
ここで、ゲート電極４およびその側部に形成された酸化
膜６．６’ 、１２をマスクにして、例えば、砒素ヲ加
速［圧４０ ｋ Ｖ、濃度５Ｘ１０’／Ｃ−の条件でイ
オン注入する。第１図（ｄ）の“−”印は、この注入さ
れたイオンを示す。
膜６．６’ 、１２をマスクにして、例えば、砒素ヲ加
速［圧４０ ｋ Ｖ、濃度５Ｘ１０’／Ｃ−の条件でイ
オン注入する。第１図（ｄ）の“−”印は、この注入さ
れたイオンを示す。
続いて、第１図（ｅ）に示すように、全面にＰＳＧ酸化
膜９を堆積する。そして、イオン注入された砒素を活性
化し、上層の平坦化を行うために、例えば９００℃で熱
処理を行い、Ｎ−不純物領域７．７’ 、およびソース
争ドレイン領域８，８′を形成する。更に、コンタクト
ホール１０゜１０′を開孔してアルミニウム電極１１．
１１’による配線を行う。
膜９を堆積する。そして、イオン注入された砒素を活性
化し、上層の平坦化を行うために、例えば９００℃で熱
処理を行い、Ｎ−不純物領域７．７’ 、およびソース
争ドレイン領域８，８′を形成する。更に、コンタクト
ホール１０゜１０′を開孔してアルミニウム電極１１．
１１’による配線を行う。
以上のような工程を経て、第１図（ｅ）に示すようなＬ
ＤＤ構造のＭＯＳトランジスタができる。
ＤＤ構造のＭＯＳトランジスタができる。
ここで、ゲート電極４側部の酸化膜の下部には、図の“
＋°印で示すように正に帯電したセシウムイオンが存在
している。このため、その直下のＮ″″不純物領域７．
７′の表面には、電子が誘起された電子アキュムレーシ
ョン層１３．１３’が形成される。この電子アキュムレ
ーション層１３゜１３′の形成によって、Ｎ−不純物領
域７，７′の直列抵抗値を非常に小さくすることができ
る。
＋°印で示すように正に帯電したセシウムイオンが存在
している。このため、その直下のＮ″″不純物領域７．
７′の表面には、電子が誘起された電子アキュムレーシ
ョン層１３．１３’が形成される。この電子アキュムレ
ーション層１３゜１３′の形成によって、Ｎ−不純物領
域７，７′の直列抵抗値を非常に小さくすることができ
る。
したがって、ＬＤＤ構造特有のＮ″″不純物領域の直列
抵抗に基づくドレイン電流の減少を抑制することができ
る。
抵抗に基づくドレイン電流の減少を抑制することができ
る。
従来装置では、ＬＤＤ構造をもったＭＯＳトランジスタ
のＮ−不純物領域の不純物濃度は、直列抵抗とホットエ
レクトロン発生率との兼合いで決定されていた。すなわ
ち、不純物濃度を高めれば直列抵抗は下がるが、ホット
エレクトロンの発生率が高くなり素子の劣化が激しくな
る。逆に不純物濃度を低下させるとホットエレクトロン
の発生率は減少するが直列抵抗が高くなり素子の動作速
度が低下するのである。ところが、上述の装置では、直
列抵抗を非常に小さく抑えられるので、Ｎ″″不純物領
域の不純物濃度を極力下げることができる。このため、
直列抵抗を下げつつ、かつ、ホットエレクトロンの発生
率をも下げることが可能になったのである。したがって
、ホットエレクトロンの発生に基づく、ドレイン耐圧の
低下、しきい値電圧の変動、相互コンダクタンスの低下
といった素子特性の劣化を抑え、信頼性を向上させるこ
とができる。
のＮ−不純物領域の不純物濃度は、直列抵抗とホットエ
レクトロン発生率との兼合いで決定されていた。すなわ
ち、不純物濃度を高めれば直列抵抗は下がるが、ホット
エレクトロンの発生率が高くなり素子の劣化が激しくな
る。逆に不純物濃度を低下させるとホットエレクトロン
の発生率は減少するが直列抵抗が高くなり素子の動作速
度が低下するのである。ところが、上述の装置では、直
列抵抗を非常に小さく抑えられるので、Ｎ″″不純物領
域の不純物濃度を極力下げることができる。このため、
直列抵抗を下げつつ、かつ、ホットエレクトロンの発生
率をも下げることが可能になったのである。したがって
、ホットエレクトロンの発生に基づく、ドレイン耐圧の
低下、しきい値電圧の変動、相互コンダクタンスの低下
といった素子特性の劣化を抑え、信頼性を向上させるこ
とができる。
以上のとおり本発明によれば、半導体装置においてゲー
ト側部の酸化膜に荷電元素を含ませて、基板内の不純物
拡散層の直列抵抗を低減させるようにしたため、高速な
動作が確保でき、しかも素子特性の劣化のない信頼性の
高い素子を実現することができる。
ト側部の酸化膜に荷電元素を含ませて、基板内の不純物
拡散層の直列抵抗を低減させるようにしたため、高速な
動作が確保でき、しかも素子特性の劣化のない信頼性の
高い素子を実現することができる。
第１図は本発明の一実施例に係る半導体装置の製造方法
の工程図、第２図は従来の半導体装置の製造方法の工程
図、第３図は従来装置の問題点を説明する従来装置の構
造図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・ゲート電極、５・・
・ＣＶＤ酸化膜、６，６′・・・側壁酸化膜、７，７′
・・・Ｎ−不純物領域、８，８′・・・ソース・ドレイ
ン領域、９・・・ＰＳＧ酸化膜、１０．１０’・・・コ
ンタクトホ−ル、１１．１１’・・・アルミニウム電極
、１２・・・熱酸化膜、１３．１３’・・・電子アキュ
ムレーション層。 出願人代理人 佐 藤 −雄 為 １ 図 名２図
の工程図、第２図は従来の半導体装置の製造方法の工程
図、第３図は従来装置の問題点を説明する従来装置の構
造図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・ゲート電極、５・・
・ＣＶＤ酸化膜、６，６′・・・側壁酸化膜、７，７′
・・・Ｎ−不純物領域、８，８′・・・ソース・ドレイ
ン領域、９・・・ＰＳＧ酸化膜、１０．１０’・・・コ
ンタクトホ−ル、１１．１１’・・・アルミニウム電極
、１２・・・熱酸化膜、１３．１３’・・・電子アキュ
ムレーション層。 出願人代理人 佐 藤 −雄 為 １ 図 名２図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板と、この基板の表面に設け
られたゲート電極と、前記基板内の前記ゲート電極近傍
位置に設けられた第２導電型の不純物拡散層と、前記ゲ
ート電極側部に設けられた側部酸化膜と、を備える半導
体装置において、前記側部酸化膜の前記不純物拡散層と
の界面近傍に、荷電元素を含ませたことを特徴とする半
導体装置。 ２、第２導電型の不純物拡散層が、ＬＤＤ構造のＭＯＳ
トランジスタの濃度の薄い方の拡散層を構成しているこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。 ３、荷電元素が、セシウムイオンであることを特徴とす
る特許請求の範囲第１項または第２項記載の半導体装置
。 ４、半導体基板上にゲート酸化膜を介してゲート電極を
形成する工程と、 このゲート電極をマスクとして不純物を注入し、前記基
板内に第１の不純物拡散層を形成する工程と、 前記基板表面に酸化膜を形成し、この酸化膜内に荷電元
素をイオン注入し、この酸化膜のうち前記ゲート電極近
傍を残して他を除去する工程と、前記ゲート電極および
前記残存酸化膜をマスクとして不純物を注入し、前記基
板内に第２の不純物拡散層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 ５、荷電元素としてセシウムイオンを用いることを特徴
とする特許請求の範囲第４項記載の半導体装置の製造方
法。 ６、荷電元素のイオン注入後に、この荷電元素を活性化
するための熱処理を行うことを特徴とする特許請求の範
囲第４項または第５項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25100087A JPH0193171A (ja) | 1987-10-05 | 1987-10-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25100087A JPH0193171A (ja) | 1987-10-05 | 1987-10-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193171A true JPH0193171A (ja) | 1989-04-12 |
Family
ID=17216157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25100087A Pending JPH0193171A (ja) | 1987-10-05 | 1987-10-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175376A (ja) * | 2003-12-15 | 2005-06-30 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2005175378A (ja) * | 2003-12-15 | 2005-06-30 | Sharp Corp | 半導体装置およびその製造方法 |
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1987
- 1987-10-05 JP JP25100087A patent/JPH0193171A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175376A (ja) * | 2003-12-15 | 2005-06-30 | Sharp Corp | 半導体装置およびその製造方法 |
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