JPH02100341A - 半導体装置のパターン形成方法 - Google Patents

半導体装置のパターン形成方法

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JPH02100341A
JPH02100341A JP63252701A JP25270188A JPH02100341A JP H02100341 A JPH02100341 A JP H02100341A JP 63252701 A JP63252701 A JP 63252701A JP 25270188 A JP25270188 A JP 25270188A JP H02100341 A JPH02100341 A JP H02100341A
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Toshihiko Katsura
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「発明の目的〕 （産業上の利用分野） 本発明は例えば集積回路上のパターン形成等の半導体装
置のパターン形成方法に関するもので、特にコンタクト
ホールと配線との合わせ余裕を決めるのに使用されるも
のである。
［従来の技術］ 第３図（ａ）は２層配線の例を示す平面パターン図であ
り、第３図（ｂ）は同じく断面図である。
即ち、半導体基板１６上に絶縁膜１５を介して第一層目
の配線１１があり、更に平坦化された層間絶縁膜１４を
はさんで第二層目の配線１２が設けられる。コンタクト
ホール１３と一層目配線１１、二層目配線１２の合わせ
余裕をそれぞれＡ、Ｂで示すが、従来はパターン設計が
容易になる事もあり、半導体チップ内で一定の値が使わ
れていた。
［発明が解決しようとする課題］ しかしながら、合わせ余裕を従来の様に半導体チップ内
で一定に設計すると、実際のコンタクトホールの加工で
、ＡおよびＢに変換差が生じる。
この変換差はフォトリソグラフィの方法あるいは、層間
絶縁膜１４のエツチング方法により多少異なるが、一般
にコンタクトホール１３が小さい（２μｍ以下）場合、
第２図の曲線Ｉに示すように、実際の開孔（仕上）寸法
（ｅ）はマスク寸法より小さくなる。
このため、大小のコンタクトホール１３が混在する集積
回路上ではおよそ２μｍ以下のコンタクトホールは合わ
せ余裕（Ａ、Ｂ）が過剰になり、集積度向上のドロ害要
因となる。
一方、コンタクトホール１３がより微細化して、１．５
μｍの設計値を選んだ場合、仕上り寸法は０．８μｍに
なり、コンタクト抵抗が高くなる等の不都合が生じる。
このため、フォトリソグラフィの工程で、露光量を過剰
にし、設計値通りの寸法を得ようとすれば、３μｍ以上
の大きなコンタクトホールは設計値より大きく開孔され
るため、合わせ余裕（Ａ、Ｂ）が不足する。極端な場合
には、コンタクトホール１３が配線１１からはみ出す不
良が発生する。
本発明は上記の事情に鑑みてなされたもので、大小のコ
ンタクトホールが混在する集積回路で、コンタクトホー
ルと配線の合わせ余裕が仕上り時にコンタクトホールの
寸法によらず一定となる様にし得る半導体装置のパター
ン形成方法を提供することを目的とする。
［課題を解決するための手段と作用］ 例えば集積回路等の半導体装置のパターン形成工程にお
いて、相対的に大小のパターンが混在するコンタクトホ
ールでは、小さいパターンを設計通りに開孔すると、大
きいパターンは設計値より大きくなる。そこで、パター
ン形成工程変換差を考慮して、配線との合わせ余裕を制
御するため、大きなコンタクトホールはあらかじめマス
クの寸法を小さ目にしておき、小さいパターンが設計通
りに形成される様に過剰な露光を与える。
マスク寸法と仕上り寸法の差は、３μｍ以上のパターン
ではパターン寸法依存性がないため、３μｍ以上のパタ
ーンのみ、マスクに一律の寸法補正をかける。
［実施例］ 本発明では、パターン寸法の制御性の良さを考慮して、
フォトリソグラフィ時の過剰露光を前提とした問題点の
解決を行なった。第２図曲線Ｈに示す様に、集積回路上
のパターン形成におけるフォトレジストへの露光工程に
おいて、単純に露光量を過剰にすれば、２μｍ以下のパ
ターンは設計値に３μｍ以上のパターンは設計値より約
０．６μｍ大きくなる。これを補正するため、３μｍ以
上のパターンはあらかじめ０．６μｍ小さくマスクを形
成するようにしておけば良い。本発明を適用した結果を
第１図曲線■に示すが、すべてのコンタクトホール寸法
に対し加工誤差を０．２μｍ以内に保てるため、合わせ
余裕を一定に出来る。
尚、フォトリソグラフィは、一般のポジ型レジスト（レ
ジスト厚１．５μｍ）と、ステッパを用いた。また、エ
ツチングは通常のＲＩＨによった。
本発明の例として、２層配線のコンタクトホールと一層
目配線との関係を示したが、半導体基板のコンタクトホ
ールと配線間、二層目以上の配線と配線層間のコンタク
トホールの関係についても同様の事が言える。
本実施例の方法により、２μｍから２０μｍまでのコン
タクトホールをもった半導体集積回路で、−層目の配線
（第３図の１１）とコンタクトホール（第３図の１３）
の合わせ余裕Ａを設計値する事が出来た。実際のデバイ
スを試作した結果、合わせのバラツキは±０．３μｍ程
度であり、プロセス上、マージンがある事が実証された
。
尚、従来法（第２図曲線■）では、３μｍ以上のパター
ンで０．６μｍの寸法増加があり（パターンの片側で０
．３μｍ）、設計値０．７μｍにのバラツキ±０，３μ
ｍがあるため、合わせずれによっては一層目配線からコ
ンタクトホールがはずれた。逆算すると、従来法では最
小合わせ余裕（Ａ）設計値０．８μｎ１、本実施例と同
レベルのマージンを持たせるには１．０μｍの設計値に
なる。
本実施例と従来法では、配線のスペースで０．６μｍの
差になり、９，０００素子の集積回路で集積度は約１゜
３倍向上した。
［発明の効果］ 以上述べたように本発明によれば、大小のコンタクトホ
ールが混在する集積回路で、コンタク）・ホールと配線
の合わせ余裕が仕」ユリ時にコンタクトホールの寸法に
よらず、一定となるようにした半導体装置のパターン形
成方法を提供することができる。
【図面の簡単な説明】
第１図は本発明に係るマスク寸法と実際の仕」−４法の
関係の一例を示す特性図、第２図は従来のマスク寸法と
実際の仕上寸法の関係の一例を示す特性図、第３図（ａ
）は従来の多層配線半導体装置の一例を示す平面図、第
３図（ｂ）は従来の多層配線半導体装置の一例を示す断
面図である。 １１・・・第一層目配線、１２・・・第二層目配線、１
３・・・コンタクトホール、１４・・・層間絶縁膜、１
５・・・絶縁膜、１６・・・半導体基板。

Claims (4)

    【特許請求の範囲】
  1. （１）相対的に大小の寸法が混在するコンタクトホール
    を有する半導体装置のパターン形成方法において、大な
    る寸法のコンタクトホール用のマスクをパターン形成工
    程の変換差を考慮して、仕上り寸法よりも小さく形成し
    ておくことを特徴とする半導体装置のパターン形成方法
    。
  2. （２）大なる寸法のコンタクトホール用のマスクを３μ
    ｍ以上とすることを特徴とする請求項１記載の半導体装
    置のパターン形成方法。
  3. （３）パターン形成工程の変換差がフォトレジストへの
    露光工程で生じることを特徴とする請求項１記載の半導
    体装置のパターン形成方法。
  4. （４）露光量が、小なる寸法のコンタクトホールが所定
    の仕上り寸法になる量であることを特徴とする請求項１
    記載の半導体装置のパターン形成方法。
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KR930007840B1 (ko) 1993-08-20
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JPH0587179B2 (ja) 1993-12-15
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