JPH01256148A - ＢｉＣＭ□ＵＯＳゲートアレイＬＳＩ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳトランジスタ及びバイポーラトランジ
スタから成る半導体混成回路装置に係り、特に高集積化
を実現するＢｉＣＭＯＳゲートアレイＬＳＩに関する。

［発明の概要］ 本発明はＢｉＣＭＯＳゲートアレイＬＳＩにおいて、論
理ゲートをＣＭＯＳトランジスタから成る基本素子とバ
イポーラトランジスタから成る補助素子を用いて構成す
ることにより、高速、低消費電力かつ高集積度を実現す
るものである。

［従来の技術］ 従来のＢｉＣＭＯＳゲートアレイＬＳＩの概略図を第２
図に示す。

第２図に於いて、４はＣＭＯＳ）−ランジスタ及びバイ
ポーラトランジスタから成る基本素子で、５は■０セル
領域である６従来のＢ　ｉ　ＣＭＯＳゲートアレイＬＳ
Ｉは第２図から明らかな様に、基本素子４をアレイ状に
配置してなる基本素子領域とＩＯセル領域３から構成さ
れていた。

［発明が解決しようとする課題１ しかし前述の従来技術では、基本素子内にＣＭＯＳトラ
ンジスタとバイポーラトランジスタの２種類の素子を有
しているため、基本素子の微細化、即ち高集積化が困難
であった。またＢｉＣＭＯ３回路はＭＯ３回路に比べ負
荷容量特性が大幅に改善された反面、無負荷時の遅延時
間は大きくなるため、従来技術のように全面ＢｉＣＭＯ
３回路を構成しても、単純に高速化はされず、逆に消費
電力のみ増大するという課題を有していた。

そこで本発明は上述の課題を解決するもので、その目的
とするところは、高速、低消費電力かつ高集積度を有す
るＢ　ｉ　ＣＭＯＳゲートアレイＬＳＩを提供するとこ
ろにある。

［課題を解決するための手段］ 本発明のＢｉＣＭＯＳゲートアレイＬＳＩは、複数のＣ
ＭＯＳトランジスタから成る基本素子と、複数のバイポ
ーラトランジスタから成る補助素子を有し、上記基本素
子と上記補助素子を配置したことを特徴とする。

［実　施　例］ 第１図は本発明の実施例におけるＢｉＣＭＯＳゲートア
レイＬＳＩのチップ構成図である。

第１図において、■は複数のＣＭＯＳトランジスタから
構成される基本素子であり、２は少なくとも２個のバイ
ポーラトランジスタから構成される補助素子であり、３
はＩＯセル領域である。

基本素子ｌをアレイ状に配し、論理ゲートを組み集積度
を向上させる。また補助素子２を基本素子アレイに隣接
配置し、駆動能力の低い多段直列ゲート、あるいは高負
荷駆動ゲートと配線接続することにより、トーテムポー
ル出力段を有するＢｉＣＭＯＳバッファ回路を構成する
。

本実施例においては、基本素子アレイを２分割し、基本
素子アレイ間に補助素子を配置したが、基本素子アレイ
を分割せず、補助素子を基本素子アレイの両端に配置す
ることでも、本実施例と同様の効果を有する。

［発明の効果１ 以上述べたように本発明によれば、ＣＭＯＳトランジス
タから成る基本素子アレイで論理ゲートを構成するため
、高集積化が可能である。

また本発明によれば、基本素子アレイに隣接じてバイポ
ーラトランジスタから成る補助素子を配置するため、容
易にＢｉＣＭＯＳバッファ回路を形成でき、高速化され
る。

更に、本発明によれば、従来例に比ベバイポーラトラン
ジスタ数が極めて少ないので、漏れ電流が低減され、低
消費電力化される。

更に、本発明によれば、バイポーラトランジスタの数を
低減できるため、結晶欠陥等による不良率を飛躍的に改
善でき、製造コストを低減できるという効果を有する。

【図面の簡単な説明】

第１図は本発明のＢｉＣＭＯＳゲートアレイＬＳＩの一
実施例を示すチップ構成図。 第２図は従来のＢｉＣＭＯＳゲートアレイＬＳＩを示す
チップ構成図。 ｌ・・・基本素子（ＣＭＯＳトランジスタ）２・・・補
助素子（バイポーラトランジスタ）３・・・ＩＯセル領
域 ４・・・基本素子（０ＭＯ５）ランジスタとバイポーラ
トランジスタ） 以上 出願人　セイコーエプソン株式会社

Claims (1)

1. 【特許請求の範囲】 　ＣＭ＠Ｏ＠Ｓトランジスタとバイポーラトランジスタ
   から成るＢｉＣＭ＠Ｏ＠ＳゲートアレイＬＳＩにおいて
   、 複数のＣＭ＠Ｏ＠Ｓトランジスタから成る基本素子と、
   複数のバイポーラトランジスタから成る補助素子を有し
   、上記基本素子と上記補助素子を配置したことを特徴と
   するＢｉＣＭ＠Ｏ＠ＳゲートアレイＬＳＩ。