JPH0212476A - Ｃｐｕコアシステムｌｓｉ - Google Patents
ＣｐｕコアシステムｌｓｉInfo
- Publication number
- JPH0212476A JPH0212476A JP63161045A JP16104588A JPH0212476A JP H0212476 A JPH0212476 A JP H0212476A JP 63161045 A JP63161045 A JP 63161045A JP 16104588 A JP16104588 A JP 16104588A JP H0212476 A JPH0212476 A JP H0212476A
- Authority
- JP
- Japan
- Prior art keywords
- cpu core
- signal
- cpu
- circuit
- hold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 11
- 238000012790 confirmation Methods 0.000 claims description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵコアとその周辺回路とランダム論理回
路とから構成されるＣＰＵコアシステムＬＳＩに係わり
、特にデバッガを接続できるようにしてなるＣＰＵコア
システムＬＳＩに関する。
路とから構成されるＣＰＵコアシステムＬＳＩに係わり
、特にデバッガを接続できるようにしてなるＣＰＵコア
システムＬＳＩに関する。
従来、この種のＣＰＵコアシステムＬＳＩは、（、Ｐ
Ｕコアとその周辺回路とランダム論理回路とから構成さ
れている。かかるＣＰＵコアシステムＬＳＩは、ＣＰＵ
コアの動作と同−働きをする単−ｃｐｕを搭載したデバ
ッガを用いて回路の動作の調整等をしていた。
Ｕコアとその周辺回路とランダム論理回路とから構成さ
れている。かかるＣＰＵコアシステムＬＳＩは、ＣＰＵ
コアの動作と同−働きをする単−ｃｐｕを搭載したデバ
ッガを用いて回路の動作の調整等をしていた。
上達した従来のＣＰＵコアシステムＬＳＩは、同−ＣＰ
Ｕコアを使用していても、それの周辺回路やランダム論
理回路の違いにより、チップごとに新たにデバッガを開
発するか、デバッガ−〇接続を断念しなければならない
という欠点がある。
Ｕコアを使用していても、それの周辺回路やランダム論
理回路の違いにより、チップごとに新たにデバッガを開
発するか、デバッガ−〇接続を断念しなければならない
という欠点がある。
本発明は上述した欠点を解決するためになされたもので
、同−ＣＰＵコアであるならば、周辺回路やランダム論
理回路が異なっても同一デバッガを接続できるようにし
たＣＰＵコアシステムＬＳＩを提供することを目的とす
る。
、同−ＣＰＵコアであるならば、周辺回路やランダム論
理回路が異なっても同一デバッガを接続できるようにし
たＣＰＵコアシステムＬＳＩを提供することを目的とす
る。
上記目的を達成するために、本発明のＣＰＵコアシステ
ムＬＳＩ・は、ＣＰＵコアとその周辺回路とランダム論
理回路とから構成されたＣＰＵコアシステムＬＳＩにお
いて、デバッグモードとするデバッグ信号は無条件に、
かつ正規のホールド要求信号はデバッグ信号がないこと
を条件にＣＰＵコアに伝達する第１のゲート回路と、Ｃ
ＰＵコアがホールドとなったときにＣＰＵコアの出力の
うちで高インピーダンスとならない出力をデバッグモー
ドのときのみ高インピーダンスとする第２のゲート回路
と、正規のホールド要求信号が無効のときに、かつデバ
ッグモードであってＣＰＵコアがホールド確認信号を有
効としたときに第２のＣＰＵに対するホールド要求信号
を無効にする第３のゲート回路とを具備したことを特徴
とするものである。
ムＬＳＩ・は、ＣＰＵコアとその周辺回路とランダム論
理回路とから構成されたＣＰＵコアシステムＬＳＩにお
いて、デバッグモードとするデバッグ信号は無条件に、
かつ正規のホールド要求信号はデバッグ信号がないこと
を条件にＣＰＵコアに伝達する第１のゲート回路と、Ｃ
ＰＵコアがホールドとなったときにＣＰＵコアの出力の
うちで高インピーダンスとならない出力をデバッグモー
ドのときのみ高インピーダンスとする第２のゲート回路
と、正規のホールド要求信号が無効のときに、かつデバ
ッグモードであってＣＰＵコアがホールド確認信号を有
効としたときに第２のＣＰＵに対するホールド要求信号
を無効にする第３のゲート回路とを具備したことを特徴
とするものである。
このように構成された本発明によれば、同−ＣＰＵコア
であれば、周辺回路やランダム論理回路が異なっていて
も同一デバッガを使用することができることになる。
であれば、周辺回路やランダム論理回路が異なっていて
も同一デバッガを使用することができることになる。
次に、本発明について図面を参照して説明する。
第１図は本発明に係るＣＰＵコアシステムＬＳＩの実施
例を示す回路図である。
例を示す回路図である。
第１図において、ｃｐｕコアシステムＬＳＩＩは、ＣＰ
Ｕコア２と、第１のゲート回路３と、第２のゲート回路
４と、第３のゲート回路５と、第４のゲート回路６とか
ら構成されている。ＣＰＵコアシステムＬＳＩＩには、
ＣＰＵコア２と同一の単一ＣＰＵ ７が接続されるよう
になっている。
Ｕコア２と、第１のゲート回路３と、第２のゲート回路
４と、第３のゲート回路５と、第４のゲート回路６とか
ら構成されている。ＣＰＵコアシステムＬＳＩＩには、
ＣＰＵコア２と同一の単一ＣＰＵ ７が接続されるよう
になっている。
デバッグ信号１０１は、回路をデバッグモードとする信
号であって、第１のゲート回路３と第３のゲート回路５
と第４のゲート回路６とに供給されるようになっている
。人力信号１０２は、ＣＰＵコア２と、単一ＣＰＵＴに
供給できるようになっている。出力信号１０３は、ＣＰ
ＵコアシステムＬＳＩＩの周辺回路やランダム論理回路
に提供されるものであり、第２のゲート回路４と第４の
ゲート回路６との接続点と、ＣＰＵコア２の一部出力と
単一ＣＰＵＴの一部出力との接続点とから得られるよう
に回路構成されている。ＣＰＵコア２のホールド要求信
号１０４は、第１のゲート回路３で形成されて、ＣＰＵ
コア２に与えられるように回路が構成されている。この
ホールド要求信号１０４が有効（高レベル）となると、
ＣＰＵコア２はホールド状態になるようになっている。
号であって、第１のゲート回路３と第３のゲート回路５
と第４のゲート回路６とに供給されるようになっている
。人力信号１０２は、ＣＰＵコア２と、単一ＣＰＵＴに
供給できるようになっている。出力信号１０３は、ＣＰ
ＵコアシステムＬＳＩＩの周辺回路やランダム論理回路
に提供されるものであり、第２のゲート回路４と第４の
ゲート回路６との接続点と、ＣＰＵコア２の一部出力と
単一ＣＰＵＴの一部出力との接続点とから得られるよう
に回路構成されている。ＣＰＵコア２のホールド要求信
号１０４は、第１のゲート回路３で形成されて、ＣＰＵ
コア２に与えられるように回路が構成されている。この
ホールド要求信号１０４が有効（高レベル）となると、
ＣＰＵコア２はホールド状態になるようになっている。
単一ＣＰＵＴに対するホールド要求信号１０５は、第３
のゲート回路５により生成されるようになっており、第
３のゲート回路５から出力されたホールド要求信号１０
５が有効（高レベル）となると単一ＣＰＵＴはホールド
され、無効（低レベル）となると単一ＣＰＵＴは動作で
きるようになっている。ＣＰＵコア２のホールド信号１
０６は、第２のゲート回路４と第３のゲート回路５とに
供給されている。同様に単一ＣＰＵ７のホールド信号１
０７は、第４のゲート回路６に供給されている。
のゲート回路５により生成されるようになっており、第
３のゲート回路５から出力されたホールド要求信号１０
５が有効（高レベル）となると単一ＣＰＵＴはホールド
され、無効（低レベル）となると単一ＣＰＵＴは動作で
きるようになっている。ＣＰＵコア２のホールド信号１
０６は、第２のゲート回路４と第３のゲート回路５とに
供給されている。同様に単一ＣＰＵ７のホールド信号１
０７は、第４のゲート回路６に供給されている。
ＣＰＵコア２の出力信号のうちのＣＰＵコア２のホール
ド時に高インピーダンスとならない出力信号１０８は、
第２のゲート回路４に供給されるようになっている。単
一ｃｐｕ’ｉ’の出力信号のうちの単一ＣＰＵＴのホー
ルド時に高インピーダンスとならない出力信号１０９は
、第４のゲート回路６に供給されるようになっている。
ド時に高インピーダンスとならない出力信号１０８は、
第２のゲート回路４に供給されるようになっている。単
一ｃｐｕ’ｉ’の出力信号のうちの単一ＣＰＵＴのホー
ルド時に高インピーダンスとならない出力信号１０９は
、第４のゲート回路６に供給されるようになっている。
正規のホールド要求信号１１０は、第１のゲート回路３
と第３のゲート回路５とに供給されるようになっている
。
と第３のゲート回路５とに供給されるようになっている
。
第１のゲート回路３は、反転回路３１と、論理積回路３
２と、論理和回路３３とを有している。
２と、論理和回路３３とを有している。
デバッグ信号１０１は反転回路３１と論理和回路３３と
に供給される。反転回路３１の出力信号は論理積回路３
２と第２のゲート回路４に供給される。正規のホールド
要求信号１１０は反転回路３１からの出力信号と論理積
回路３２で論理積がとられる。その論理積回路３２の出
力は論理和回路３３に供給して論理和回路３３の出力を
第１のゲート回路３の出力信号として出力する。
に供給される。反転回路３１の出力信号は論理積回路３
２と第２のゲート回路４に供給される。正規のホールド
要求信号１１０は反転回路３１からの出力信号と論理積
回路３２で論理積がとられる。その論理積回路３２の出
力は論理和回路３３に供給して論理和回路３３の出力を
第１のゲート回路３の出力信号として出力する。
第２のゲート回路４は、スリーステートゲート４１．４
２を有している。スリーステートゲート４１．４２には
、第１のゲート回路３の反転回路３１の出力が供給され
ており、デバッグ信号１０１が有効のときにスリースチ
ートゲ−）４Ｌ４２を高インピーダンスとし、デバッグ
信号１０１が無効のときに信号を通過するようになって
いる。
２を有している。スリーステートゲート４１．４２には
、第１のゲート回路３の反転回路３１の出力が供給され
ており、デバッグ信号１０１が有効のときにスリースチ
ートゲ−）４Ｌ４２を高インピーダンスとし、デバッグ
信号１０１が無効のときに信号を通過するようになって
いる。
第３のゲート回路５は、ナンド回路５１と、論理和回路
５２とを備えている。ナンド回路５１にはデバッグ信号
１０１とホールド信号１０６とが入力されており、両信
号１０１．１０６が１”のときにのみ、第３のゲート回
路５の出力から“０゛′を出力するようになっている。
５２とを備えている。ナンド回路５１にはデバッグ信号
１０１とホールド信号１０６とが入力されており、両信
号１０１．１０６が１”のときにのみ、第３のゲート回
路５の出力から“０゛′を出力するようになっている。
ナンド回路５１の出力と、正規のホールド要求信号１１
０とは、論理和回路５２に人力されるようになっている
。論理和回路５２の出力端子からの信号が有効のときは
、単一ＣＰＵＴにホールド要求信号１０５として与えら
れるようになっている。
０とは、論理和回路５２に人力されるようになっている
。論理和回路５２の出力端子からの信号が有効のときは
、単一ＣＰＵＴにホールド要求信号１０５として与えら
れるようになっている。
第４のゲート回路６は、スリーステートゲート６１．６
２を有している。スリーステートゲート６１．６２には
、デバッグ信号１０１が供給されており、デバッグ信号
１０１が無効のときにスリースチートゲ−）６Ｌ６２を
高インピーダンスとし、デバッグ信号１０１が有効のと
きに信号を通過するようになっている。
２を有している。スリーステートゲート６１．６２には
、デバッグ信号１０１が供給されており、デバッグ信号
１０１が無効のときにスリースチートゲ−）６Ｌ６２を
高インピーダンスとし、デバッグ信号１０１が有効のと
きに信号を通過するようになっている。
このように構成された実施例の作用を説明する。
単一ＣＰＵ７をＣＰＵコアシステムＬＳＩＩに接続し、
デバッグ信号１０１を有効（高レベル）とすると、第１
のゲート回路３の論理和回路３３を通してＣＰＵコア２
のホールド要求信号１０４が有効になり、ＣＰＵコア２
はホールド状態になる。このとき、第１のゲート回路３
０反転回路３１により、デバッグ信号１０１の反転信号
が第２のゲート回路４のスリーステートゲート４１．４
２に供給されることになって、スリーステートゲート４
１，４２は高インピーダンス状態になる。
デバッグ信号１０１を有効（高レベル）とすると、第１
のゲート回路３の論理和回路３３を通してＣＰＵコア２
のホールド要求信号１０４が有効になり、ＣＰＵコア２
はホールド状態になる。このとき、第１のゲート回路３
０反転回路３１により、デバッグ信号１０１の反転信号
が第２のゲート回路４のスリーステートゲート４１．４
２に供給されることになって、スリーステートゲート４
１，４２は高インピーダンス状態になる。
また、第４のゲート回路６のスリースチートゲ−）６１
．６２は、高インピーダンス状態から単一ＣＰＵ７のホ
ールド信号１０７および出力信号１０８を伝達する動作
となる。ＣＰＵコア２がホールド状態になると、正規の
ホールド要求信号１１０が無効であれば、第３のゲート
回路５にナンド回路５１によって単一ＣＰＵＴのホール
ド状態を解除する信号が形成されることから、単一〇Ｐ
ＵＴのホールド要求信号１０５は無効になり、出力信号
１０３には単一ＣＰＵＴからの出力信号が現れる。ここ
で、単一ＣＰＵ Ｔには、ＣＰＵコア２と同一の人力信
号１０２が人力されている。従って、ＣＰＵコア２が同
一であるので、同一デバッガの使用が可能となる。
．６２は、高インピーダンス状態から単一ＣＰＵ７のホ
ールド信号１０７および出力信号１０８を伝達する動作
となる。ＣＰＵコア２がホールド状態になると、正規の
ホールド要求信号１１０が無効であれば、第３のゲート
回路５にナンド回路５１によって単一ＣＰＵＴのホール
ド状態を解除する信号が形成されることから、単一〇Ｐ
ＵＴのホールド要求信号１０５は無効になり、出力信号
１０３には単一ＣＰＵＴからの出力信号が現れる。ここ
で、単一ＣＰＵ Ｔには、ＣＰＵコア２と同一の人力信
号１０２が人力されている。従って、ＣＰＵコア２が同
一であるので、同一デバッガの使用が可能となる。
このように本実施例によれば、デバッグモードとするデ
バッグ信号１０１は無条件に、かつ正規のホールド要求
信号１１０はデパック信号がないことを条件にＣＰＵコ
ア２に伝達する第１のゲート回路３と、ＣＰＵコア２が
ホールドとなったときにＣＰＵコア２の出力のうちで高
インピーダンスとならない出力をデバッグモードのとき
のみ高インピーダンスとする第２のゲート回路４と、正
規のホールド要求信号１１０が無効のときに、かつデバ
ッグモードであってＣＰＵコア２がホールド信号１０６
を有効としたときに第２の単一ＣＰＵ７に対するホール
ド要求信号１０５を無効にする第３のゲート回路５とを
具備したことにより、ＣＰＵコア２と同一であれば、周
辺回路やランダム論理回路が異なっていても同一デバッ
ガを使用することができることになる。
バッグ信号１０１は無条件に、かつ正規のホールド要求
信号１１０はデパック信号がないことを条件にＣＰＵコ
ア２に伝達する第１のゲート回路３と、ＣＰＵコア２が
ホールドとなったときにＣＰＵコア２の出力のうちで高
インピーダンスとならない出力をデバッグモードのとき
のみ高インピーダンスとする第２のゲート回路４と、正
規のホールド要求信号１１０が無効のときに、かつデバ
ッグモードであってＣＰＵコア２がホールド信号１０６
を有効としたときに第２の単一ＣＰＵ７に対するホール
ド要求信号１０５を無効にする第３のゲート回路５とを
具備したことにより、ＣＰＵコア２と同一であれば、周
辺回路やランダム論理回路が異なっていても同一デバッ
ガを使用することができることになる。
以上説明したように本発明は、ＣＰＵコアをデバッグモ
ードのときにホールド状態とするとともに、第２のＣＰ
Ｕを動作状態とし、かつＣＰＵコアの出力をデバッグモ
ードのときに高インピーダンス状態にできるようにした
ことにより、ＣＰＵコアが同一であれば、周辺回路やラ
ンダム論理回路が異なっていても同一デバッガを使用す
ることができるという効果がある。
ードのときにホールド状態とするとともに、第２のＣＰ
Ｕを動作状態とし、かつＣＰＵコアの出力をデバッグモ
ードのときに高インピーダンス状態にできるようにした
ことにより、ＣＰＵコアが同一であれば、周辺回路やラ
ンダム論理回路が異なっていても同一デバッガを使用す
ることができるという効果がある。
第１図は本発明の実施例を示す回路図である。
１・・・・・・ＣＰＵコアシステムＬＳＩ。
２・・・・・・ＣＰＵコア、３・・・・・・第１のゲー
ト回路、４・・・・・・第２のゲート回路、 ５・・・・・・第３のゲート回路、 ７・・・・・・単一Ｃ，ＰＵ（第２のＣＰＵ）、１０１
・・・・・・デバッグ信号、１０２・・・・・・入力信
号、１０３・・・・・・出力信号、 １σ４・・・・・・ホールド要求信号、１０５・・・・
・・ホールド要求信号、１０６・・・・・・ホールド信
号（ホールド確認信号）。
ト回路、４・・・・・・第２のゲート回路、 ５・・・・・・第３のゲート回路、 ７・・・・・・単一Ｃ，ＰＵ（第２のＣＰＵ）、１０１
・・・・・・デバッグ信号、１０２・・・・・・入力信
号、１０３・・・・・・出力信号、 １σ４・・・・・・ホールド要求信号、１０５・・・・
・・ホールド要求信号、１０６・・・・・・ホールド信
号（ホールド確認信号）。
Claims (1)
- 【特許請求の範囲】 ＣＰＵコアとその周辺回路とランダム論理回路とから構
成されたＣＰＵコアシステムＬＳＩにおいて、 デバッグモードとするデバッグ信号は無条件に、かつ正
規のホールド要求信号はデバッグ信号がないことを条件
にＣＰＵコアに伝達する第１のゲート回路と、 前記ＣＰＵコアがホールドとなったときに前記ＣＰＵコ
アの出力のうちで高インピーダンスとならない出力をデ
バッグモードのときのみ高インピーダンスとする第２の
ゲート回路と、 正規のホールド要求信号が無効のとき、およびデバッグ
モードであってＣＰＵコアがホールド確認信号を有効と
したときに、第２のＣＰＵに対するホールド要求信号を
無効にする第３のゲート回路 とを具備したことを特徴とするＣＰＵコアシステムＬＳ
Ｉ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161045A JPH0212476A (ja) | 1988-06-30 | 1988-06-30 | Ｃｐｕコアシステムｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161045A JPH0212476A (ja) | 1988-06-30 | 1988-06-30 | Ｃｐｕコアシステムｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212476A true JPH0212476A (ja) | 1990-01-17 |
Family
ID=15727553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161045A Pending JPH0212476A (ja) | 1988-06-30 | 1988-06-30 | Ｃｐｕコアシステムｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212476A (ja) |
-
1988
- 1988-06-30 JP JP63161045A patent/JPH0212476A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0689990A (ja) | ゲートアレイ | |
| EP0878764A3 (en) | Reconfigurable bus bridge | |
| JPH02224140A (ja) | 割込試験装置 | |
| JPH0212476A (ja) | Ｃｐｕコアシステムｌｓｉ | |
| JPH04239816A (ja) | 双方向入出力信号分離回路 | |
| JPH0212477A (ja) | Ｃｐｕコアシステムｌｓｉ | |
| JP2871749B2 (ja) | コプロセッサ・バス切換回路 | |
| JPS63298173A (ja) | 集積回路 | |
| JPH01205346A (ja) | 半導体集積回路 | |
| JPH01276262A (ja) | Ｄｍａ装置 | |
| JPH01125114A (ja) | 半導体集積回路 | |
| JPH01223521A (ja) | 大規模集積回路 | |
| JPS599306Y2 (ja) | デ−タ処理装置 | |
| JPH02277143A (ja) | 集積回路用テスト回路 | |
| JPS6061857A (ja) | 入出力デ−タ制御方式 | |
| JPS58186847A (ja) | 内部デ−タバス制御回路 | |
| JPH02162451A (ja) | マイクロプロセッサ | |
| JPS61249142A (ja) | 割り込み回路 | |
| JPS62265581A (ja) | 半導体集積論理回路 | |
| JP2000215114A (ja) | プロセッサシステムおよびプロセッサシステムをテストする方法 | |
| JPH04352215A (ja) | キー処理装置 | |
| JPH02174417A (ja) | Ｄ形フリップフロップ回路 | |
| JPS6093362A (ja) | 集積回路素子搭載ユニツトの試験方式 | |
| JPS62180432A (ja) | シグナルプロセサ障害検出回路 | |
| JPH02278363A (ja) | マイクロプロセッサ |